JPH01266669A - Numeric value calculating equipment - Google Patents
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- 238000000034 method Methods 0.000 description 1
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Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、電子計算機等において加算、乗算等の数値
計算を実行する数値計算装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a numerical calculation device that performs numerical calculations such as addition and multiplication in an electronic computer or the like.
［従来の技術］
第２図は従来の数値計算を実行する数値計算装置の概略
構成を示すブロック線図で、図において、（１）は加算
器、（２）は乗算器、（３）は数値計算の引数、中間結
果、実行結果等を記憶するレジスタファイるからなる記
憶回路、（４）は入力バス、（５）は出力バス、（１０
）は加算器（１）の加算を行なう加算回路、（ｌｌａ）
、 （ｌｌｂ）は加算器（１）の入力値を置数する第
１及び第２の加算入力レジスタ、（１２）は加算器（１
）の加算回路（ｌＯ）による加算結果を置数する加算出
力レジスタ、（２０）は乗算器（２）の乗算を行なう乗
算回路、（２１ａ） 、 （２１ｂ）は乗算器（２）ノ
入力値を置数する第１及び第２の乗算入力レジスタ、（
２２）は乗算器（２）の乗算回路（２０）による乗算結
果を置数する乗算出力レジスタである。[Prior Art] Fig. 2 is a block diagram showing the schematic configuration of a conventional numerical calculation device that performs numerical calculations. In the figure, (1) is an adder, (2) is a multiplier, and (3) is a multiplier. A storage circuit consisting of a register file for storing numerical calculation arguments, intermediate results, execution results, etc., (4) is an input bus, (5) is an output bus, (10
) is an addition circuit that performs addition in adder (1), (lla)
, (llb) are the first and second addition input registers for inputting the input value of the adder (1), and (12) is the adder (1).
), an addition output register that stores the addition result by the addition circuit (lO), (20) a multiplication circuit that performs the multiplication of the multiplier (2), and (21a) and (21b) the input values of the multiplier (2). first and second multiplication input registers, (
22) is a multiplication output register that stores the multiplication result by the multiplication circuit (20) of the multiplier (2).
次に動作について説明する。今、−例としてベクトルの
内積の計算
ａ、・ｂ、＋ａｌ・ｂ、４”・＋ａＮ’ｂＮについて考
える。記憶回路（３）にベクトル要素ａｔ。Next, the operation will be explained. Now, as an example, consider the calculation of the inner product of vectors a, .b, +al .b, 4''.
ａｘｅ・・・＋ ａＮ＊ ｂｚｔ ｂｚｔ”’ｔ ｂＮ
が蓄えられており、まず、この記憶回路（３）から要素
ａ１が入力バス（４）を経由して乗算器（２）の第１の
乗算入力レジスタ（２１ａ）に転送される。同様に要素
ｂ１が記憶回路（３）から乗算器（２）の第２の乗算入
力レジスタ（２１ｂ）に −転送される。次に第１及び
第２の乗算入力レジスタ（２１ａ） 、 （２１ｂ）内
の要素ａｘｔｂｉが乗算回路（２０）で掛合わされ、そ
の結果が乗算出力レジスタ（２２）に書込まれ、この乗
算出力レジスタ（２２）内の中間結果がａｌ・ｂｌが出
力バス（５）を経由して記憶回路（３）に格納される。ax...+ aN* bzt bzt"'t bN
is stored, and element a1 is first transferred from this storage circuit (3) to the first multiplication input register (21a) of the multiplier (2) via the input bus (4). Similarly, element b1 is transferred from the storage circuit (3) to the second multiplication input register (21b) of the multiplier (2). Next, the elements axtbi in the first and second multiplication input registers (21a) and (21b) are multiplied by the multiplication circuit (20), and the result is written to the multiplication output register (22). Intermediate results in (22), al and bl, are stored in the storage circuit (3) via the output bus (5).
同様に、要素８２＃ｂ２から中間結果ａ２・ｂ２が計算
されて記憶回路（３）に格納される。Similarly, intermediate results a2 and b2 are calculated from element 82#b2 and stored in the storage circuit (3).
次に、中間結果ａ４・ｂユ及びａ２・ｂ２が記憶回路（
３）から入力バス（４）を経由して加算器（２）の第１
及び第２の加算入力レジスタ（ｌｌａ）、 （ｌｌｂ）
に転送され、加算回路（１０）で加算され、加算結果ａ
１・ｂ１＋ａ２・ｂ２が加算出力レジスタ（１２）に書
込まれ、出力バス（５）を経由して記憶回路（３）に格
納される。Next, the intermediate results a4, byu and a2, b2 are stored in the storage circuit (
3) via the input bus (4) to the first of the adders (2).
and second addition input register (lla), (llb)
is transferred to the adder circuit (10), and the addition result a
1.b1+a2.b2 is written to the addition output register (12) and stored in the storage circuit (3) via the output bus (5).
同様な操作がＥ１ｚｖｂｚｍａ＊ｅｂｚｅ””ｓａＮ＊
ｂＮに対して順番に実行され、内積ａ１・ｂユ＋ａ２・
ｂ、＋・・・＋ａＮ−ｂＮが求まる。A similar operation is E1zvbzma*ebze""saN*
It is executed sequentially for bN, and the inner product a1・byu+a2・
b, +...+aN-bN is found.
［発明が解決しようとする課題］
従来の数値計算装置は以上のように構成されているので
、計算の中間結果が出るたびに記憶回路に格納する必要
があり、そのため入出力バス経由のデータ転送回数が多
くなり、計算実行時間も多くなるという問題点があった
。[Problems to be Solved by the Invention] Since conventional numerical calculation devices are configured as described above, it is necessary to store intermediate results of calculations in a memory circuit every time they are obtained, and therefore data transfer via an input/output bus is required. There was a problem that the number of calculations increased and the calculation execution time also increased.
この発明は以上のような問題点を解消するためになされ
たもので、入出力バス経由のデータ転送回数を最少にし
、数値計算を高速実行できる数値計算装置を得ることを
目的とする。The present invention has been made to solve the above-mentioned problems, and an object of the present invention is to provide a numerical calculation device that can perform numerical calculations at high speed by minimizing the number of data transfers via an input/output bus.
［課題を解決するための手段］
この発明に係る数値計算装置は、加算器及び乗算器の各
入力レジスタの入力側にセレクタを設け、これらセレク
タの一方の入力端子を入力バスに接続するともに、これ
らセレクタの他方の入力端子に、上記加算器の加算回路
または乗算器の乗算回路の何れかの出力端子を接続する
フィードバックパスを設けたものである。[Means for Solving the Problems] A numerical calculation device according to the present invention provides a selector on the input side of each input register of an adder and a multiplier, connects one input terminal of these selectors to an input bus, and A feedback path is provided to connect the other input terminal of these selectors to the output terminal of either the addition circuit of the adder or the multiplication circuit of the multiplier.
［作 用］
この発明おける数値計算装置は、加算器の加算回路或は
乗算器の乗算回路による中間計算結果が一々記憶回路に
格納され再びこれから読出されて計算が実行されるので
はなく、中間計算結果がフィードバックパスを経由して
次に計算が実行される加算器または乗算器の入力レジス
タに直接転送される。[Function] In the numerical calculation device of the present invention, the intermediate calculation results by the addition circuit of the adder or the multiplication circuit of the multiplier are not stored in the storage circuit one by one and then read out again to perform the calculation. The result of the calculation is transferred via a feedback path directly to the input register of the adder or multiplier where the next calculation is performed.
［発明の実施例］
以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例の概略構成を示すブロック線図
で１図において、（１）は加算器、（２）は乗算器、（
３）は記憶回路、（４）は入力バス、（５）は出力バス
、（ｌＯ）は加算回路、（ｌｌａ）、（ｌｌｂ）は第１
及び第２の加算入力レジスタ、（１２）は加算出力レジ
スタ、（２０）は乗算回路、（２１ａ） 、 （２１ｂ
）は第１及び第２の乗算入力レジスタ、 （２２）は乗
算出力レジスタで１以上は第２図の従来例と同様のもの
である。 （１３ａ）、（１３ｂ）は加算入力レジスタ
（ｌｌａ）。[Embodiment of the Invention] Hereinafter, an embodiment of the present invention will be described with reference to the drawings. 1st
The figure is a block diagram showing a schematic configuration of an embodiment of the present invention. In figure 1, (1) is an adder, (2) is a multiplier, (
3) is a memory circuit, (4) is an input bus, (5) is an output bus, (lO) is an addition circuit, (lla) and (llb) are first
and the second addition input register, (12) is the addition output register, (20) is the multiplication circuit, (21a), (21b
) are the first and second multiplication input registers, (22) is the multiplication output register, and 1 or more are similar to the conventional example shown in FIG. (13a) and (13b) are addition input registers (lla).
（ｌｌｂ）の入力側に設けられた加算入力セレクタ、（
２３ａ） 、 （２３ｂ）は乗算入力レジスタ（２１ａ
）、（２１ｂ）の入力側に設けられた乗算入力セレクタ
、（６ａ） ＊ （６ｂ） ｅ（６ｃ） 、 （６ｄ）
は加算回路（１０）及び乗算回路（２０）の出力端子と
セレクタ（１３ａ） 、 （１３ｂ） 、 （２３ａ）
、 （２３ｂ）の−方の入力端子間に設けられたフィ
ードバックパスである。The addition input selector provided on the input side of (llb), (
23a) and (23b) are multiplication input registers (21a
), multiplication input selector provided on the input side of (21b), (6a) * (6b) e(6c), (6d)
are the output terminals of the adder circuit (10) and the multiplier circuit (20) and the selectors (13a), (13b), (23a)
, (23b) is a feedback path provided between the negative input terminals.
次にその動作を、ベクトルの内積、ａｌ・ｂ１＋ａ２・
ｂ２＋・・・・＋ａＮ−ｂＮの計算を例に説明する。Next, the operation is expressed as the inner product of the vectors, al・b1+a2・
The calculation of b2+...+aN-bN will be explained as an example.
記憶回路（３）にベクトル要素ａｘｅａ＊＊”’ｐａＮ
ｅｂ１ｅｂ２．・・・＋ｂＮが蓄えられており、まず、
この記憶回路（３）から要素ａユが入力バス（４）を経
由して乗算器（２）の乗算入力セレクタ（２３ａ）の一
方の入力端子に転送される。セレクタ（２３ａ）により
この要素ａ１が選択されて第１の乗算入力レジスタ（２
１ａ）に置数される。同様に要素ｂ１が記憶回路（３）
から入力バス（４）を経由して乗算器（２）の乗算入力
セレクタ（２３ｂ）の一方の入力端子に転送され、それ
の第２の乗算入力レジスタ（２１ｂ）に置数される。次
に第１及び第２の乗算入力レジスタ（２１ａ）、 （２
１ｂ）内の要素ａ工、ｂ工が乗算回路（２０）で掛合わ
され、その結果が乗算出力レジスタ（２２）に書込まれ
、この乗算出力レジスタ（２２）内の中間結果がａユ・
ｂ工が出力バス（５）を経由して記憶回路（３）に格納
されると同時に、フィードバックパス（６ｃ）を経由し
て加算器（１）の加算入力セレクタ（１３ｂ）の他方の
入力端子に転送され、それの第２の加算入力レジスタ（
ｌｌｂ）に置数される。次に同様にして、要素ａａｔｂ
２から中間結果ａ２・ｂ２が計算されて記憶回路（３）
に格納されると同時に、フィードバックパス（６ｃ）を
経由して加算器（１）の加算入力セレクタ（１３ｂ）の
他方の入力端子に転送され、それの第２の加算入力レジ
スタ（ｌｌｂ）に置数される。このとき、前回の操作で
求まった中間結果ａ１・ｂｌは加算回路（１０）、フィ
ードバックパス（６ａ）を経由して加算器（１）の加算
入力セレクタ（１３ａ）の他方の入力端子に転送され、
それの第１の加算入力レジスタ（ｌｌａ）に置数されて
いる。さらに次の操作で、加算器（１）の第１、第２の
加算入力レジスタ（ｌｌａ） 、（ｌｌｂ）に置数され
ている中間結果ａ１・ｂ工及びａ、・ｂ２が加算回路（
１０）で加算され、加算結果ａ□・ｂ、＋ａ２・ｂ２が
加算出力レジスタ（１２）に書込まれ、出方バス（５）
を経由して記憶回路（３）に格納されると同時に、フィ
ードバックパス（６ａ）を経由して加算器（１）の加算
入力セレクタ（１３ａ）の他方の入力端子に転送され、
それの第１の加算入力レジスタ（ｌｌａ）に置数される
。その操作と並行して、次の要素＆３１ｂ、からａ、・
ｂ、への計算が上述と同様な操作で行なわれ、第２の加
算入力レジスタ（ｌｌｂ）に置数される。このような操
作が順次繰返されて、内積ａ工・ｂ１＋ａ２・ｂ２＋・
・・十ａＮ−ｂＮが求められる。The vector element axea**”'paN is stored in the memory circuit (3).
eb1eb2. ...+bN is stored, and first,
Element a is transferred from this storage circuit (3) to one input terminal of the multiplication input selector (23a) of the multiplier (2) via the input bus (4). This element a1 is selected by the selector (23a) and input to the first multiplication input register (2
1a). Similarly, element b1 is a memory circuit (3)
is transferred from the input bus (4) to one input terminal of the multiplication input selector (23b) of the multiplier (2), and placed in its second multiplication input register (21b). Next, the first and second multiplication input registers (21a), (2
Elements a and b in 1b) are multiplied by the multiplication circuit (20), the result is written to the multiplication output register (22), and the intermediate result in this multiplication output register (22) is
At the same time, the signal B is stored in the storage circuit (3) via the output bus (5), and at the same time, the signal is stored in the other input terminal of the addition input selector (13b) of the adder (1) via the feedback path (6c). and its second addition input register (
llb). Next, in the same way, element aatb
Intermediate results a2 and b2 are calculated from 2 and stored in the storage circuit (3).
At the same time, it is transferred to the other input terminal of the addition input selector (13b) of the adder (1) via the feedback path (6c) and placed in its second addition input register (llb). counted. At this time, the intermediate results a1 and bl obtained in the previous operation are transferred to the other input terminal of the addition input selector (13a) of the adder (1) via the addition circuit (10) and the feedback path (6a). ,
It is placed in its first addition input register (lla). Furthermore, in the next operation, the intermediate results a1, b, and a, b2 stored in the first and second addition input registers (lla) and (llb) of the adder (1) are transferred to the adder (
10), the addition results a□・b, +a2・b2 are written to the addition output register (12), and the output bus (5)
is stored in the storage circuit (3) via the feedback path (6a), and at the same time is transferred to the other input terminal of the addition input selector (13a) of the adder (1) via the feedback path (6a).
is placed in its first addition input register (lla). In parallel with that operation, the next element &31b, to a, ・
The calculation for b is performed in the same manner as described above, and is placed in the second addition input register (llb). Such operations are repeated one after another to create inner piles a, b1+a2, b2+,
...10aN-bN is calculated.
以上は、フィードバックパス（６ａ）及び（６ｃ）を使
用して乗算結果を加算する例を示したが、加算結果を乗
算することもフィードバックパス（６ｂ）及び（６ｄ）
を使用することにより上述と同様な操作で行なうことが
できる。その他の総和計算、総積計算、級数計算、或は
多元連立−次方程式の解法等にも応用できる。The above example shows an example of adding the multiplication results using the feedback paths (6a) and (6c), but it is also possible to multiply the addition results using the feedback paths (6b) and (6d).
By using , the same operation as above can be performed. It can also be applied to other summation calculations, total product calculations, series calculations, and methods for solving multi-dimensional simultaneous-order equations.
なお、上記実施例では入力バス１本と出力バス１本を使
用しているが、入力バスを複数本としてもよく、また、
入出力バスを１本にまとめてもよい。Note that in the above embodiment, one input bus and one output bus are used, but the number of input buses may be multiple.
The input/output buses may be combined into one bus.
また、フィードバックパスは、加算器から加算器、加算
器から乗算器、乗算器から加算器及び乗算器から乗算器
を各１本としたが、用途や目標性能に応じて本数を変え
てもよい。In addition, the feedback paths were one each from an adder to an adder, from an adder to a multiplier, from a multiplier to an adder, and from a multiplier to a multiplier, but the number may be changed depending on the application and target performance. .
さらに、記憶回路としてレジスタファイルを例示したが
主記憶装置を利用しても同様の効果を得ることができる
。Furthermore, although a register file is illustrated as an example of a storage circuit, similar effects can be obtained by using a main storage device.
［発明の効果］
以上のようにこの発明によれば、加算器及び乗算器の各
入力レジスタの入力側にセレクタを設け、これらセレク
タの一方の入力端子を入力バスに接続するともに、これ
らセレクタの他方の入力端子に、上記加算器の加算回路
または乗算器の乗算回路の何れかの出力端子を接続する
フィードバックパスを設けたので、入出力バス経由のデ
ータ転送回数を最少にし、数値計算を高速実行できる数
値計算装置が得られる効果がある。[Effects of the Invention] As described above, according to the present invention, a selector is provided on the input side of each input register of an adder and a multiplier, one input terminal of these selectors is connected to an input bus, and one input terminal of each of these selectors is connected to an input bus. The other input terminal is provided with a feedback path that connects the output terminal of either the addition circuit of the adder or the multiplication circuit of the multiplier, minimizing the number of data transfers via the input/output bus and speeding up numerical calculations. This has the effect of providing an executable numerical calculation device.
第１図はこの発明の一実施例の概略構成を示すブロック
線図、第２図は従来の数値計算装置の概略構成を示すブ
ロック線図である。
図において、（１）は加算器、（２）は乗算器、（３）
は記憶回路、（４）は入力バス、（５）は出方バス、（
６ａ） 、 （６ｂ） 、 （６ｃ） 、 （６ｄ）は
フィードバックパス、（１０）は加算回路、（ｌｌａ）
、 （ｌｌｂ）は第１及び第２の加算入力レジスタ、
（１２）は加算出力レジスタ、（２ｏ）は乗算回路、（
２１ａ） ＝ （２１ｂ）は第１及び第２の乗算入力レ
ジスタ、（２２）は乗算出力レジスタ、（１３ａ）。
（１３ｂ）は加算入力セレクタ、（２３ａ）、 （２３
ｂ）は乗算入力セレクタである。
図中同一符号は同一あるいは相当部分を示す。FIG. 1 is a block diagram showing a schematic configuration of an embodiment of the present invention, and FIG. 2 is a block diagram showing a schematic configuration of a conventional numerical calculation device. In the figure, (1) is an adder, (2) is a multiplier, and (3)
is a memory circuit, (4) is an input bus, (5) is an output bus, (
6a), (6b), (6c), (6d) are feedback paths, (10) is an addition circuit, (lla)
, (llb) are first and second addition input registers,
(12) is an addition output register, (2o) is a multiplication circuit, (
21a) = (21b) are first and second multiplication input registers, (22) is a multiplication output register, (13a). (13b) is an addition input selector, (23a), (23
b) is a multiplication input selector. The same reference numerals in the figures indicate the same or corresponding parts.
Claims (1)
スタと、これら両レジスタに置数された入力値の加算を
行なう加算回路と、この加算回路による加算結果を置数
する加算出力レジスタとを有する加算器、それぞれ入力
値を置数する第１及び第２の乗算入力レジスタと、これ
ら両レジスタに置数された入力値の乗算を行なう乗算回
路と、この乗算回路による乗算結果を置数する乗算出力
レジスタとを有する乗算器、これら加算器及び乗算器に
よる数値計算の引数、中間結果、実行結果等を記憶する
記憶回路、及びこの記憶回路と上記加算器及び乗算器の
入出力レジスタ間でデータの転送を行なう入出力バスを
備えた数値計算装置において、上記加算器及び乗算器の
各入力レジスタの入力側にセレクタを設け、これらセレ
クタの一方の入力端子を上記入力バスに接続するともに
、これらセレクタの他方の入力端子に、上記加算回路ま
たは乗算回路の何れかの出力端子を接続するフィードバ
ックパスを設けたことを特徴とする数値計算装置。A first and a second addition input register for respectively storing input values, an addition circuit for performing addition of the input values stored in both of these registers, and an addition output register for storing the addition result by the addition circuit. an adder having an adder, first and second multiplication input registers that respectively input input values, a multiplication circuit that multiplies the input values placed in both registers, and a multiplication result by the multiplication circuit that inputs the input values. a multiplier having a multiplication output register, a storage circuit that stores arguments, intermediate results, execution results, etc. of numerical calculations by these adders and multipliers, and between this storage circuit and the input/output registers of the adder and multiplier. In a numerical calculation device equipped with an input/output bus for transferring data, a selector is provided on the input side of each input register of the adder and multiplier, one input terminal of these selectors is connected to the input bus, and , a numerical calculation device characterized in that a feedback path is provided to connect the other input terminal of these selectors to the output terminal of either the addition circuit or the multiplication circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63096117A JP2696903B2 (en) | 1988-04-19 | 1988-04-19 | Numerical calculator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63096117A JP2696903B2 (en) | 1988-04-19 | 1988-04-19 | Numerical calculator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01266669A true JPH01266669A (en) | 1989-10-24 |
| JP2696903B2 JP2696903B2 (en) | 1998-01-14 |
Family
ID=14156441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63096117A Expired - Lifetime JP2696903B2 (en) | 1988-04-19 | 1988-04-19 | Numerical calculator |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2696903B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007295128A (en) * | 2006-04-21 | 2007-11-08 | Daihen Corp | Logic integrated circuit and source of circuit for operation thereof, and computer readable recording medium for recording the same |
Citations (2)
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| JPS58207177A (en) * | 1982-05-28 | 1983-12-02 | Nec Corp | Arithmetic device |
| JPS6148037A (en) * | 1984-08-13 | 1986-03-08 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | Floating-point arithmetic unit |
-
1988
- 1988-04-19 JP JP63096117A patent/JP2696903B2/en not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
| JP2696903B2 (en) | 1998-01-14 |
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