JPH01266668A - Information processor - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、情報処理装置に関し、特に積和演算の処理速
度向上に好適な情報処理装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an information processing device, and particularly to an information processing device suitable for improving the processing speed of product-sum calculations.
従来、マイクロプログラム方式の情報処理装置（マイク
ロコンピュータ）では、マイクロ命令をメモリなどに格
納しておき、その格納されたメモリから命令を読み出し
、デコーダにより命令解読を行い、命令を実行する。Conventionally, in a microprogram information processing device (microcomputer), microinstructions are stored in a memory or the like, the instructions are read from the stored memory, the instructions are decoded by a decoder, and the instructions are executed.
例えば、乗算器と加算器を用いて積和演算などを行う場
合、データが変わるごとにアキュムレータのクリアを行
う必要がある。したがって、クリア命令を実行した後（
ここでは、クリアだけに１ステツプ消費する）、演算命
令（乗算／加算命令）を実行する。ここで、クリア命令
実行中は、乗算器は何も動作しない状態である。For example, when performing a product-sum operation using a multiplier and an adder, it is necessary to clear the accumulator every time data changes. So after executing the clear instruction (
Here, one step is consumed just for clearing), and an arithmetic instruction (multiplication/addition instruction) is executed. Here, while the clear instruction is being executed, the multiplier is in a state of no operation.
このように、マイクロコンピュータの命令の中には従来
からアキュムレータのクリア命令が存在していた。例え
ば、エム・モーリス・マノ著、「コンピュータ・システ
ム・アーキテクチャ−」、プレンティス−ホール出版（
１９８２年）第１６３頁〜第１６５頁（Ｍ、Ｍｏｒｒｉ
ｓ Ｍａｎｏ、Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ Ａｒ
ｃｈｉｔｅｃｔｕｒｅ。As described above, an accumulator clear instruction has conventionally existed among microcomputer instructions. For example, "Computer System Architecture" by M. Maurice Mano, Prentice-Hall Publishing (
1982) pp. 163-165 (M, Morri)
s Mano, Computer System Ar
chitecture.
Ｐｒｅｎｔｉｃｅ−Ｈａｌｌ Ｉｎｃ、（１９８２ｐｐ
、１６３＝１６５）がある。Prentice-Hall Inc. (1982pp.
, 163=165).
なお、関連する特許の例としては、特開昭６０−２０４
０３６号公報「データ処理装置」が挙げられる。Examples of related patents include Japanese Patent Application Laid-Open No. 60-204
Publication No. 036 "Data Processing Device" is mentioned.
上記のような乗算器と加算器を備えた情報処理装置では
、ディジタルフィルタなどの応用のため。In information processing equipment equipped with multipliers and adders as described above, for applications such as digital filters.
積和演算を膨大なデータ数に対し、高速で行う必要があ
る。データが変わるごとにアキュムレータのクリアをす
る必要があるので、従来のようにアキュムレータのクリ
アだけに１ステツプを消費し。It is necessary to perform sum-of-products operations on a huge amount of data at high speed. Since it is necessary to clear the accumulator every time the data changes, one step is consumed just for clearing the accumulator, as in the past.
その間に乗算器が何の動作もしないのでは１時間的効率
が良くないという課題があった。If the multiplier does not perform any operation during that time, there is a problem that the efficiency per hour is not good.
本発明の目的は、このような従来の課題を解決し、積和
演算の高速化を可能とする情報処理装置を提供すること
にある。SUMMARY OF THE INVENTION An object of the present invention is to provide an information processing device that solves these conventional problems and can speed up product-sum calculations.
上記課題を解決するため１本発明の情報処理装置は、加
算器と、乗算器と、アキュムレータとを有する情報処理
装置において、前記アキュムレータを他の動作とは並列
にクリアする手段を設け、乗算と前記アキュムレータの
クリアを同時に行う命令を備えたことに特徴がある。To solve the above problems, an information processing device of the present invention includes an adder, a multiplier, and an accumulator, and includes means for clearing the accumulator in parallel with other operations, and A feature of the present invention is that it includes an instruction for simultaneously clearing the accumulator.
また、本発明の情報処理装置は、加算器と、乗算器と、
アキュムレータと、データメモリと、レジスタとを有す
る情報処理装置において、前記アキュムレータに前記デ
ータメモリか、前記レジスタかのいずれか一方からデー
タを直接転送する手段を設け、乗算と前記アキュムレー
タへのデータ転送を同時に行う命令を備えたことに特徴
がある。Further, the information processing device of the present invention includes an adder, a multiplier,
In an information processing device having an accumulator, a data memory, and a register, the accumulator is provided with means for directly transferring data from either the data memory or the register, and multiplication and data transfer to the accumulator are performed. It is distinctive in that it has commands that can be executed simultaneously.
さらに、上記情報処理装置において、演算結果の丸め演
算のためのアキュムレータの初期セットと乗算を同時に
行う命令を備えたことにも特徴がある。Furthermore, the information processing apparatus is characterized in that it includes an instruction that simultaneously performs initial setting of an accumulator and multiplication for rounding operation results.
本発明においては、アキュムレータをクリアする専用回
路を設け、乗算しながらアキュムレータのクリアを行う
命令を備えた。これにより、アキュム°レータクリアだ
けのステップが不必要となり、積和演算の速度が１デー
タあたり１ステツプ高速化することができる。また、ア
キュムレータにレジスタまたはメモリから直接転送する
回路を設け。In the present invention, a dedicated circuit for clearing the accumulator is provided, and an instruction for clearing the accumulator while performing multiplication is provided. As a result, the step of clearing the accumulator becomes unnecessary, and the speed of the sum-of-products operation can be increased by one step per data. Additionally, the accumulator is equipped with a circuit that transfers data directly from the register or memory.
乗算しながらアキュムレータにある値の転送を行う命令
を備えた。これにより、積和演算結果にある定数を加算
した結果を求める時に、加算のみを行うステップが不必
要となり、演算速度を１データあたり１ステツプ高速化
することができる。Equipped with an instruction to transfer the value in the accumulator while multiplying. As a result, when obtaining the result of adding a certain constant to the product-sum calculation result, the step of performing only addition is unnecessary, and the calculation speed can be increased by one step per data.
以下、本発明の一実施例を、図面により詳細に説明する
。Hereinafter, one embodiment of the present invention will be described in detail with reference to the drawings.
第１図は、本発明の一実施例を示す情報処理装置の構成
図である。これは、パイプライン処理で積和演算等を行
うための構成を示している。FIG. 1 is a configuration diagram of an information processing apparatus showing an embodiment of the present invention. This shows a configuration for performing product-sum calculations and the like in pipeline processing.
第１図において、１はアキュムレータ（Ａ ＣＣ）９を
クリアするための０”データを出力する“０″′デ一タ
出力回路、２は乗算器（ＭＵＬＴ）８の出力を一時格納
するＭＵＬＴ出力レジスタ、３はＡＣＣ９への入力を選
択するＡＣＣ入力セレクタ、４はセレクタ、５は積和演
算の結果を丸めて出力するための丸め演算用回路、６は
各種データを格納しているデータメモリ、７は加算を行
う算術論理ユニット（ＡＬＵ）、８は乗算を行う乗算器
（ＭＵＬＴ）、９は演算結果を一時記憶するアキュムレ
ータ（ＡＣＣ）、１０は汎用レジスタ、１０は外部イン
タフェース回路、１１は命令解読用のデコーダ、１２は
命令語（命令コード）を格納している命令メモリである
。In Figure 1, 1 is a "0'' data output circuit that outputs 0" data to clear the accumulator (ACC) 9, and 2 is a MULT output that temporarily stores the output of the multiplier (MULT) 8. 3 is an ACC input selector for selecting input to the ACC 9; 4 is a selector; 5 is a rounding operation circuit for rounding and outputting the result of the product-sum operation; 6 is a data memory storing various data; 7 is an arithmetic logic unit (ALU) that performs addition, 8 is a multiplier (MULT) that performs multiplication, 9 is an accumulator (ACC) that temporarily stores calculation results, 10 is a general-purpose register, 10 is an external interface circuit, and 11 is an instruction. A decoder 12 is an instruction memory storing instruction words (instruction codes).
本実施例では、ＡＣＣ９の入力選択に、ＡＬＵ出力のほ
か、′Ｏ”データ出力回路１を設けている。これにより
、データバスを使わずに独立にＡＣＣ９をクリアするこ
とができる０乗算とＡＣＣ９のクリアを同時に行う命令
（後述第２図参照）を備えることにより、１データごと
に必要なＡＣＣのクリアだけのステップが不要となり、
データ処理時間を短縮することができる。In this embodiment, in addition to the ALU output, an 'O' data output circuit 1 is provided for input selection of ACC9.Thereby, 0 multiplication and ACC9 can be used to independently clear ACC9 without using a data bus. By providing an instruction to clear the ACC at the same time (see Figure 2 below), the step of clearing the ACC that is required for each piece of data becomes unnecessary.
Data processing time can be reduced.
また、丸め演算用回路５は、積和演算の結果を丸めて出
力する時に、積和演算の初期設定としてＡＣＣクリアの
代りに選択されるものである。例えば、１６ビツトのデ
ータを積和演算すると、結果は３２ビツトとなるが、出
力は１６ビツトなので丸め演算をする必要がでてくる。Further, the rounding operation circuit 5 is selected instead of ACC clear as the initial setting of the product-sum operation when rounding and outputting the result of the product-sum operation. For example, if 16-bit data is subjected to a multiply-accumulate operation, the result will be 32 bits, but since the output is 16 bits, it will be necessary to perform a rounding operation.
丸め演算の方法は、ＭＳＢ（最上位ビット）から数えて
１７ビツト目に′１′″をカロえて、その後１６ビツト
目までを出力すればよい。すなわち、１７ビツト目が１
４０ Ｉ＋の場合は切捨て、＃ １７１の場合は切上げ
が行われることになる。丸め演算用回路５には、１７ビ
ツト目が１″′で他のビットは“０″の定数を入れてお
き、積和演算の初期設定にＡＣＣ９の選択をこの回路５
にすることにより、丸め演算された結果が直接出力され
る。これにより、表面上は丸め演算用のステップ数の増
加はなしに、丸め演算も含む積和演算ができるので、デ
ータ処理時間を大幅に短縮することができる。The rounding operation can be done by incrementing the 17th bit by ``1'' counting from the MSB (most significant bit), and then outputting up to the 16th bit. In other words, the 17th bit is 1.
In the case of 40 I+, the number is rounded down, and in the case of #171, the number is rounded up. A constant in which the 17th bit is 1'' and the other bits are "0" is stored in the rounding operation circuit 5, and ACC9 is selected as the initial setting for the product-sum operation.
By doing so, the rounded result is directly output. As a result, it is possible to perform sum-of-products operations including rounding operations without increasing the number of steps for rounding operations on the surface, so data processing time can be significantly shortened.
第２図は１本発明の特徴的なＡＣＣのクリアと乗算を同
時に行う命令（ＣＬＭ）の命令コードの一例を示す図で
ある。FIG. 2 is a diagram showing an example of an instruction code of an instruction (CLM) for simultaneously performing ACC clearing and multiplication, which is a characteristic feature of the present invention.
積和演算命令（ＡＤＭ）にＡＣＣＣＣ選方選択用情報て
２ビツトを追加していることに特徴がある。この２ビツ
トにより、ＡＣＣ９への入力を、ＡＬＵ７と１１０ Ｉ
ｔデータ出力回路１と丸め演算用回路５の３つに切換え
ることができる。なお、選択肢がＡＬＵ７と゛′０″デ
ータ出カ回路１の２つの時は１ビツトの追加でよい。こ
のように、命令コードには数ビツト追加するだけで処理
時間の短縮が図れる。The feature is that 2 bits of ACCCC selection selection information are added to the product-sum operation instruction (ADM). These 2 bits allow input to ACC9 to be sent to ALU7 and 110I.
It can be switched to three types: the t data output circuit 1 and the rounding operation circuit 5. Note that when there are two options, the ALU 7 and the "'0" data output circuit 1, it is sufficient to add one bit. In this way, processing time can be shortened by simply adding a few bits to the instruction code.
第３図は本実施例のＣＬＭ命令による命令セットを用い
た１データあたり３回の積和演算からなるパイプライン
処理のタイミングチャートであり、第４図は従来の命令
セットを用いた同様の積和演算のタイミングチャートで
ある。以下、本実施例のＣＬＭ命令による動作を、従来
と比較しながら説明する。FIG. 3 is a timing chart of pipeline processing consisting of three product-sum operations per data using the CLM instruction set of this embodiment, and FIG. It is a timing chart of a sum operation. Hereinafter, the operation according to the CLM command of this embodiment will be explained while comparing it with the conventional one.
従来では、ＡＣＣのクリアと乗算を同時にする命令がな
いために、ＡＣＣのクリア（ＣＬＡ）をしている時は乗
算器は何もできず（ＮＯＰ）、次のステップでは乗算（
ＭＬＴ）をするが、ＡＬＵは何もしないというように無
駄が多かった。Conventionally, since there is no instruction to clear the ACC and multiply at the same time, the multiplier cannot do anything (NOP) while clearing the ACC (CLA), and in the next step, the multiplier cannot do anything (NOP).
MLT), but the ALU did nothing, so there was a lot of waste.
これに対し、本実施例では、ＣＬＭ命令により乗算とＡ
ＣＣクリアが同時に行うことができるため、これまで２
ステツプかかっていた処理が１ステツプに短縮され、無
駄をなくすることができる。In contrast, in this embodiment, multiplication and A
CC clear can be done at the same time, so up until now 2
Processing that used to take several steps can be shortened to one step, eliminating waste.
また、１データあたり１ステツプ短縮できると、多量の
データを扱う信号処理で；土、総合的な計算時間の短縮
効果は大きい。Furthermore, if one step per piece of data can be reduced, the effect of reducing the overall calculation time in signal processing that handles a large amount of data is significant.
第５図は、本発明の特徴的なデータメモリ６からＡＣＣ
９へのデータ転送と乗算を同時に行う命令（ＬＤＭ）の
命令コードの一例を示す図である。FIG. 5 shows the characteristic data memory 6 to ACC of the present invention.
9 is a diagram illustrating an example of an instruction code of an instruction (LDM) that simultaneously performs data transfer and multiplication to 9; FIG.
ここでは、ＡＬＵ７の入力選択を第１図に示すデータメ
モリ６に設定し、ＡＬＵ７の内部を通過させて、ＡＣＣ
９へ任意の値をセットすることができる。以下、−例と
して画像の回転と移動を行うアフィン変換の例を用いて
動作を説明する。アフィン変換では、各画素の位置を次
式のような行列計算で行う。Here, the input selection of the ALU 7 is set to the data memory 6 shown in FIG.
Any value can be set to 9. The operation will be described below using an example of affine transformation that rotates and moves an image. In affine transformation, the position of each pixel is calculated using a matrix as shown in the following equation.
ａ”ｌ：定数
この計算で１行列の乗算の部分は実際の処理としては積
和演算となり、加算の部分は１データごとに定数を加算
することになる。a''l: Constant In this calculation, the multiplication part of one matrix is actually a product-sum operation, and the addition part is adding a constant for each data item.
第６図は本実施例のＬＤＭ命令による命令セットを用い
たアフィン変換の一部のタイミングチャー１−であり、
第７図は従来の命令セットを用いた同様の演算のタイミ
ングチャートである。以下、本実施例のＬＤＭ命令によ
る動作を、従来と比較しながら説明する。FIG. 6 is a timing chart 1- of a part of the affine transformation using the instruction set by the LDM instruction of this embodiment,
FIG. 7 is a timing chart of a similar operation using a conventional instruction set. The operation according to the LDM command of this embodiment will be explained below while comparing with the conventional one.
従来では加算する定数をＡＣＣ９にセットする命令（Ｌ
ＤＡ）のみに１ステツプ必要としたのに対し、本実施例
では、ＡＣＣ９への定数セット（ＬＤＡ）と乗算（ＭＬ
Ｔ）が同時にできる命令（ＬＤＭ）を備えているので、
見かけ止定数の加算に必要なステップは不要となる。し
たがって、１データあたり１ステツプの時間短縮を可能
にすることができる。Conventionally, an instruction (L
DA), whereas in this embodiment, constant setting to ACC9 (LDA) and multiplication (ML
T) is equipped with an instruction (LDM) that can be performed simultaneously.
The steps required for addition of apparent constants are no longer necessary. Therefore, it is possible to reduce the time by one step per data.
以下、本実施例の効果を、具体例を用いて説明する。The effects of this embodiment will be explained below using a specific example.
前記アフィン変換（前記（１）式）の例では、１データ
の変換をするのに、３回の積和演算を行う。In the example of the affine transformation (formula (1) above), three sum-of-products operations are performed to transform one data.
したがって、３回の積和演算ごとにＡＣＣの初期設定（
またはクリア）が必要となる。１ステツプ５０ｎｓの装
置を使ってこの変換を、５１２Ｘ５１２×５１２ビット
空間のデータに対して行うと、従来の命令では５１２Ｘ
５１２Ｘ５１２Ｘ３（回）×５（ステップ）Ｘ５０ｎｓ
＝１０１秒（第７図参照）の時間が必要となるが、本実
施例を用いると、５１２Ｘ５１２Ｘ５１２Ｘ３（回）×
４（ステップ）Ｘ５０ｎｓ＝８１秒（第６図参照）に短
縮することができ。Therefore, the initial setting of ACC (
or clear) is required. When this conversion is performed on data in a 512 x 512 x 512 bit space using a device that takes 50 ns per step, the conventional instruction requires 512
512 x 512 x 3 (times) x 5 (steps) x 50ns
= 101 seconds (see Figure 7), but using this example, it takes 512 x 512 x 512 x 3 (times) x
It can be shortened to 4 (steps) x 50 ns = 81 seconds (see Figure 6).
２０％の時間短縮となる。This is a 20% time reduction.
以上説明したように、本発明によれば、積和演算におけ
るアキュムレータのクリアまたはアキュムレータへのデ
ータ転送と、乗算を同時に行う命令を備えているので、
１データあたり１ステツプの時間短縮をすることができ
、積和演算の高速化を図れる。積和演算を用いた信号処
理はデータの数が非常に多いので、全体での時間短縮の
効果は大きい。As explained above, according to the present invention, since the present invention includes an instruction to simultaneously clear the accumulator or transfer data to the accumulator in the multiply-accumulate operation, and perform multiplication,
The time can be reduced by 1 step per 1 data, and the speed of the product-sum operation can be increased. Since signal processing using product-sum operations involves a very large amount of data, the overall time reduction effect is significant.
第１図（本本発明の一実施例を示す情報処理装置の構成
図、第２図は本発明の特徴的な命令コード（ＣＬＭ）の
−例を示す図、第３図は第２図の命令を用いた３回の積
和演算を示すタイミングチャート、第４図は従来例によ
る３回の積和演算のタイミングチャート、第５ＵｆＡは
本発明の特徴的な命令コード（ＬＤＭ）を示す図、第６
図は第５図の命令を用いたＡＣＣへの初期値セットと３
回積和演算を示すタイミングチャート、第７図は従来例
による第６図と同様の演算を示すタイミングチャートで
ある。
１：“０″デ一タ出力回路、２：ＭＵＬＴ出力レジスタ
、３ ： ＡＣＣ入力セレクタ、４：セレクタ、５：丸
め演算用回路、６：データメモリ、７：算術論理ユニッ
ト（Ａ Ｌ Ｕ）、８：乗算器（ＭＵＬＴ）。
９：アキュムレータ（ＡＣＣ）。
特許出願人 株式会社 日立製作所
代理人弁理士磯村雅蒙ＦＱ二、；
：Ｐ
・°与２〈
第 ｌ 図FIG. 1 is a block diagram of an information processing device showing an embodiment of the present invention, FIG. 2 is a diagram showing an example of a characteristic instruction code (CLM) of the present invention, and FIG. 3 is a diagram showing the instruction of FIG. FIG. 4 is a timing chart showing three product-sum calculations using the conventional example. 5th UfA is a timing chart showing the characteristic instruction code (LDM) of the present invention. 6
The figure shows the initial value set to ACC using the instruction in Figure 5 and 3.
FIG. 7 is a timing chart showing the same calculation as in FIG. 6 according to a conventional example. 1: “0” data output circuit, 2: MULT output register, 3: ACC input selector, 4: Selector, 5: Rounding operation circuit, 6: Data memory, 7: Arithmetic logic unit (ALU), 8: Multiplier (MULT). 9: Accumulator (ACC). Patent applicant: Hitachi, Ltd. Patent attorney Masamori Isomura FQ2;
Claims (1)
報処理装置において、前記アキュムレータを他の動作と
は並列にクリアする手段を設け、乗算と前記アキュムレ
ータのクリアを同時に行う命令を備えたことを特徴とす
る情報処理装置。 ２、加算器と、乗算器と、アキュムレータと、データメ
モリと、レジスタとを有する情報処理装置において、前
記アキュムレータに前記データメモリか、前記レジスタ
かのいずれか一方からデータを直接転送する手段を設け
、乗算と前記アキュムレータへのデータ転送を同時に行
う命令を備えたことを特徴とする情報処理装置。 ３、特許請求の範囲第２項記載の情報処理装置において
、演算結果の丸め演算のためのアキュムレータの初期セ
ットと乗算を同時に行う命令を備えたことを特徴とする
情報処理装置。[Claims] 1. In an information processing device having an adder, a multiplier, and an accumulator, means for clearing the accumulator in parallel with other operations is provided, and multiplication and clearing of the accumulator are performed simultaneously. An information processing device characterized by being equipped with instructions. 2. In an information processing device having an adder, a multiplier, an accumulator, a data memory, and a register, the accumulator is provided with means for directly transferring data from either the data memory or the register. , an instruction for simultaneously performing multiplication and data transfer to the accumulator. 3. An information processing apparatus according to claim 2, further comprising an instruction for simultaneously performing multiplication and initial setting of an accumulator for rounding calculation results.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9527388A JP2643279B2 (en) | 1988-04-18 | 1988-04-18 | Information processing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9527388A JP2643279B2 (en) | 1988-04-18 | 1988-04-18 | Information processing device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01266668A true JPH01266668A (en) | 1989-10-24 |
| JP2643279B2 JP2643279B2 (en) | 1997-08-20 |
Family
ID=14133165
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9527388A Expired - Fee Related JP2643279B2 (en) | 1988-04-18 | 1988-04-18 | Information processing device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2643279B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH032970A (en) * | 1989-05-30 | 1991-01-09 | Fujitsu Ltd | Arithmetic circuit |
| JPH044464A (en) * | 1990-02-05 | 1992-01-08 | Matsushita Electric Ind Co Ltd | Accumulator |
-
1988
- 1988-04-18 JP JP9527388A patent/JP2643279B2/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH032970A (en) * | 1989-05-30 | 1991-01-09 | Fujitsu Ltd | Arithmetic circuit |
| JPH044464A (en) * | 1990-02-05 | 1992-01-08 | Matsushita Electric Ind Co Ltd | Accumulator |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2643279B2 (en) | 1997-08-20 |
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