JPH01266642A - Memory controller - Google Patents
Memory controllerInfo
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- JPH01266642A JPH01266642A JP63096249A JP9624988A JPH01266642A JP H01266642 A JPH01266642 A JP H01266642A JP 63096249 A JP63096249 A JP 63096249A JP 9624988 A JP9624988 A JP 9624988A JP H01266642 A JPH01266642 A JP H01266642A
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Abstract
Description
【発明の詳細な説明】
[目次コ
概要
産業上の利用分野
従来の技術
発明が解決しようとする課題
課題を解決するための手段
作用
実施例
発明の効果
[概要コ
メモリアクセスの制御を行なうメモリ制御装置に係り、
特にメモリアクセス時にデータチエツクが行なわれるメ
モリ制御装置に間し、
システム立ち上げ時においてメモリの初期イヒに要する
時間を短縮できるメモリ制御回路の提供を目的とし、
メモリ初期化用の生成する初期化データ生成手段と、生
成データをメモリへ書込むデータ書込手段と、生成デー
タの書込アドレスを指定する書込アドレス指定手段と、
生成データの書込開始をシステムの立ち上げ時に指示す
る書込開始指示手段と、により構成する。[Detailed Description of the Invention] [Table of Contents Overview Industrial Application Fields Prior Art Problems to be Solved by the Invention Means for Solving the Problems Effects of the Invention [Overview Memory Control for Controlling Memory Access] Regarding equipment,
In particular, we aim to provide a memory control circuit that can reduce the time required to initialize memory at system startup, especially for memory control devices that perform data checks during memory access. a generating means, a data writing means for writing the generated data into the memory, a write address specifying means for specifying a write address of the generated data,
and a write start instruction means for instructing the start of writing of generated data at the time of system startup.
[産業上の利用分野]
本発明は、メモリのアクセス制御を行なうメモリ制御回
路に係り、特にメモリアクセス時にデータチエツクが行
なわれるメモリ制御回路に間するものである。[Industrial Application Field] The present invention relates to a memory control circuit that performs memory access control, and particularly to a memory control circuit that performs a data check during memory access.
FCC回路やパリティチエツク回路などを用いてメモリ
アクセス時にデータチエツクが行なわれるコンピュータ
システムにおいては、システム立ち上げ時にFCCチエ
ツクピットやパリティチエツクビットの付加ビットを初
期化することが必要となる。In a computer system in which a data check is performed during memory access using an FCC circuit, a parity check circuit, etc., it is necessary to initialize the additional bits of the FCC check pit and parity check bit when starting up the system.
[従来の技術]
第12図にはコンピュータシステムの構成が説明されて
おり、このシステムはCPU20. メモリ制御回路
22.メモリ24.I10インターフェイス26により
構成されている。[Prior Art] The configuration of a computer system is explained in FIG. 12, and this system includes a CPU 20. Memory control circuit 22. Memory 24. It is composed of an I10 interface 26.
モしてCPU20のメモリアクセスはメモリ制御回路2
2を介して行なわれており、FCCチエツクやパリティ
チエツクはメモリ制御回路22で行なわれている。The memory access of the CPU 20 is performed by the memory control circuit 2.
The FCC check and parity check are performed by the memory control circuit 22.
ここで、システム立ち上げ時においては第13図(A)
、 (B)のようにCPU20によりメモリ24に対
してデータの書込みが行なわれ、これによりメモリ24
が初期化される。Here, at the time of system startup, Fig. 13 (A)
, (B), the CPU 20 writes data to the memory 24, and as a result, the data is written to the memory 24.
is initialized.
その際にはメモリ24の全アドレスに所定のデータが各
々書き込まれ、それらについてのFCCチエツクビット
やパリティチエツクビットが正常値に設定される。At that time, predetermined data are written to all addresses in the memory 24, and the FCC check bits and parity check bits thereof are set to normal values.
[発明が解決しようとする課題]
しかしながら従来においては、CPU20によりメモリ
24の初期化が行なわれていたので、この初期化には命
令フェッチ、アクセスアドレスの計算、アドレスのセッ
トアツプなどの処理が必要となり、したがって大容量の
メモリ24が使用されるシステムではその立ち上げに長
時間を要するという問題があった。[Problems to be Solved by the Invention] However, in the past, the memory 24 was initialized by the CPU 20, and this initialization required processing such as fetching instructions, calculating access addresses, and setting up addresses. Therefore, in a system in which a large capacity memory 24 is used, there is a problem in that it takes a long time to start up the system.
本発明は上記従来の課題に鑑みてなされたものであり、
その目的は、システムを短時間で立ち上げることが可能
となるメモリ制御回路を提供することにある。The present invention has been made in view of the above-mentioned conventional problems,
The purpose is to provide a memory control circuit that allows the system to be started up in a short time.
[課題を解決するための手段]
上記目的を達成するために、本発明に係る回路は第1図
のように構成されている。[Means for Solving the Problems] In order to achieve the above object, a circuit according to the present invention is configured as shown in FIG.
同図の初期化データ生成手段IOではメモリ初期化用の
データが生成されており、その生成データはメモリ書込
手段12によりメモリへ書き込まれている。The initialization data generation means IO in the figure generates data for memory initialization, and the generated data is written to the memory by the memory writing means 12.
そして生成データの書込アドレスは書込アドレス指定手
段14により指定されており、生成データの書き込み開
始は書き込み開始指示手段16によりシステムの立ち上
げ時において指示されている。The write address of the generated data is specified by the write address designation means 14, and the start of writing of the generated data is instructed by the write start instruction means 16 at the time of system startup.
[作用コ
本発明では、システムの立ち上げ時にメモリがメモリ制
御回路により初期化される。[Operations] In the present invention, the memory is initialized by the memory control circuit when the system is started up.
[実施例]
以下、図面に基づいて本発明に係る回路の好適な実施例
を説明する。[Embodiments] Hereinafter, preferred embodiments of the circuit according to the present invention will be described based on the drawings.
第2図において、メモリ24はメモリアクセス制御部3
0によりアクセスされており、メモリアクセス制御部3
0はデータ切替部32.バス制御部34を介してアドレ
スバス36.データバス38、制御線40に接続されて
いる。In FIG. 2, the memory 24 is the memory access control unit 3.
0, and the memory access control unit 3
0 is the data switching unit 32. Address bus 36 . It is connected to a data bus 38 and a control line 40.
またデータ切替部32にはアドレスカウンタ部42とメ
モリ初期化制御部44とが接続されており、アドレスカ
ウンタ部42はメモリ初期化制御部44により制御され
ている。Further, an address counter section 42 and a memory initialization control section 44 are connected to the data switching section 32, and the address counter section 42 is controlled by the memory initialization control section 44.
第3図には本実施例の概略作用を説明するフローチャー
トが示されており、システムに電源が投入されると、本
実施例のメモリ制御回路22へCPU20からメモリ2
4の初期化開始が指令される。FIG. 3 shows a flowchart for explaining the general operation of this embodiment. When the system is powered on, the CPU 20 sends the memory 2 to the memory control circuit 22 of this embodiment.
4 initialization start is commanded.
これによりバス制御部34からメモリ初期化制御部44
ヘメモリ初期化開始の指示が与えられ・メモリ24が初
期化される。As a result, the memory initialization control unit 44 is transferred from the bus control unit 34 to the memory initialization control unit 44.
An instruction to start memory initialization is given to the memory 24, and the memory 24 is initialized.
このため、メモリ初期化用のデータがメモリ初期化制御
部44で生成され、メモリ初期化制御部44によりアド
レスカウンタ部42が逐次カウントアツプされる。Therefore, data for memory initialization is generated by the memory initialization control section 44, and the address counter section 42 is successively counted up by the memory initialization control section 44.
そしてメモリ初期化制御部44によりデータ切替部32
が切り替えられ、メモリ初期化制御部44の生成データ
がデータ切替部32を介してメモリアクセス制御部30
へ与えられる。Then, the data switching unit 32 is controlled by the memory initialization control unit 44.
is switched, and the data generated by the memory initialization control unit 44 is transferred to the memory access control unit 30 via the data switching unit 32.
given to.
またカウントアツプによるアドレスカウンタ部42の出
力アドレスもデータ切替部32を介してメモリアクセス
制御部30へ与えられる。Further, the output address of the address counter section 42 due to the count-up is also given to the memory access control section 30 via the data switching section 32.
その結果、アドレスカウンタ部42の出力アドレスへメ
モリ初期化制御部44の生成データが第4図(B)のよ
うに書き込まれ、その間においてはCPU20による書
き込みは同図(A)のように行なわれることがない。As a result, the data generated by the memory initialization control section 44 is written to the output address of the address counter section 42 as shown in FIG. 4(B), and during that time, writing by the CPU 20 is performed as shown in FIG. Never.
したがって、命令フェッチ、アクセスアドレスの計算、
アドレスのセットアツプなどがCPU20側で行なわれ
ず、CPU20ではその間においてr10チエツクの処
理を第3図のように並行して行なえる。Therefore, instruction fetch, access address calculation,
Address set-up and the like are not performed on the CPU 20 side, and the CPU 20 can perform r10 check processing in parallel as shown in FIG. 3 during this time.
以上のようにしてメモリ24の初期化が行なわれると、
メモリ初期化制御部44によりアドレスカウンタ部42
のカウント値がメモリ初期化前のものにリセットされ、
再びカウントアツプが開始される。When the memory 24 is initialized as described above,
The address counter unit 42 is controlled by the memory initialization control unit 44.
The count value of is reset to the value before memory initialization,
The count-up starts again.
これによりメモリ24の該当アドレスからデータが第5
図(B)のように読み出され、書込みデータとその読み
出しデータとがメモリアクセス制御部30で比較される
(データチエツク)。This causes the data to be transferred from the corresponding address in the memory 24 to the fifth
The data is read out as shown in FIG. 3B, and the write data and the read data are compared by the memory access control unit 30 (data check).
この比較結果はメモリ初期化制御部44へ逐次与えられ
、全てのアドレスについて正常な比較結果が得られたと
き、あるいはいずれかのアドレスで異常な比較結果が得
られたときに、メモリ初期化制御部44からバス制御部
34を介してCPU20ヘメモリチエツクの結果を示す
データが送出される(終了通知)。The comparison results are sequentially given to the memory initialization control unit 44, and when normal comparison results are obtained for all addresses or when an abnormal comparison result is obtained for any address, the memory initialization control unit 44 The unit 44 sends data indicating the result of the memory check to the CPU 20 via the bus control unit 34 (completion notification).
すなわち、CPU20では第6図(A)、 (B)で
示されるメモリチエツクの処理は行なわれず、第5図(
A)、 (B)のようにメモリチエツクはメモリ制御
回路22側で行なわれる。That is, the CPU 20 does not perform the memory check process shown in FIGS.
As shown in A) and (B), the memory check is performed on the memory control circuit 22 side.
その後、正常なメモリチエツク結果の得られたことがC
PU20で確認されると、第3図のようにイニシャルプ
ログラムロードが行なわれ、オペレーティングシステム
が立ち上げられる。After that, C confirmed that a normal memory check result was obtained.
When confirmed by the PU 20, an initial program load is performed as shown in FIG. 3, and the operating system is started.
以上説明したように本実施例によれば、メモリ24の初
期化がCPU20で行なわれず、これに代わってメモリ
制御回路22で行なわれるので、命令フェッチ、アクセ
スアドレスの計算、アドレスのセットアツプなどのよう
に時間を要するCPU処理が行なわれず、同様な内容の
処理がメモリ制御回路22でハード的に行なわれる。As explained above, according to this embodiment, the initialization of the memory 24 is not performed by the CPU 20, but is instead performed by the memory control circuit 22, so that command fetches, access address calculations, address set-up, etc. This time-consuming CPU processing is not performed, and similar processing is performed by hardware in the memory control circuit 22.
このためメモリ24の初期化を短時間で終了でき、その
結果、システムを直ちに使用することが可能となる。Therefore, the initialization of the memory 24 can be completed in a short time, and as a result, the system can be used immediately.
また本実施例によれば、メモリチエツクがメモリ制御回
路22によりCPU20に代わって行なわれるので、シ
ステムの立ち上げに要する時間をより短縮することが可
能となる。Further, according to this embodiment, the memory check is performed by the memory control circuit 22 instead of the CPU 20, so that the time required to start up the system can be further reduced.
そしてメモリ初期化及びチエツクが行なわれている間に
おいてCPU20によりI10チエツクが行なわれるの
で、システム立ち上げに要する時間をさらに短縮するこ
とが可能となる。Since the CPU 20 performs the I10 check while the memory is being initialized and checked, it is possible to further reduce the time required to start up the system.
ちなみに、システム立ち上げに要する時間を半分以下に
短縮できることが確認されている。Incidentally, it has been confirmed that the time required to start up the system can be reduced by more than half.
なお、メモリ24としてDRAMが使用されていた場合
には、DRAMが第7図(A)、 (B)に示された
通常モードのほかに第8図(A)、 (B)に示され
たニブル動作で連続してメモリアクセス動作できるので
、第9図(A)、 (B)のようにこのニブルモード
を利用してメモリ24をメモリ制御回路22により高速
に初期化できる。In addition, when DRAM is used as the memory 24, the DRAM is used in the normal mode shown in FIGS. 7(A) and (B) as well as in the normal mode shown in FIGS. 8(A) and (B). Since memory access operations can be performed continuously by nibble operation, the memory 24 can be initialized quickly by the memory control circuit 22 by using this nibble mode as shown in FIGS. 9(A) and 9(B).
またそのニブルモードを使用して第9図(A)。Figure 9(A) also uses its nibble mode.
(B)のようにメモリチエツクをメモリ制御回路22に
より高速に行なうことも可能となる。It is also possible to perform a memory check at high speed by the memory control circuit 22 as shown in (B).
ところで、メモリチエツク機能を備えたコンピュータシ
ステムでは、タスク処理と無関係にメモリリードを行な
ってリードデータを11復するバトロール機能も設けら
れる。Incidentally, a computer system equipped with a memory check function is also provided with a battleroll function that reads memory and returns the read data eleven times, regardless of task processing.
この機能がハードウェアとしてメモリ制御回路22に設
けられていた場合、その回路を上述のメモリ初期化やメ
モリチエ・ツクに利用できる。If this function is provided as hardware in the memory control circuit 22, that circuit can be used for the above-mentioned memory initialization and memory check.
第11図にはこのパトロール機能を利用する第2実施例
の構成が示されており、パトロールカウンタ部46及び
パトロール制御部48によりメモリパトロールが行なわ
れている。FIG. 11 shows the configuration of a second embodiment that utilizes this patrol function, and memory patrol is performed by a patrol counter section 46 and a patrol control section 48.
メモリ初期化中およびメモリチエツク中にはパトロール
機能が不要となるので、パトロール制御部4日に代わっ
てメモリ初期化制御部44によりパトロールカウンタ部
46が制御され、従ってパトロールカウンタ部46が第
1実施例におけるアドレスカウンタ部42として使用さ
れる。Since the patrol function is not required during memory initialization and memory check, the patrol counter section 46 is controlled by the memory initialization control section 44 in place of the patrol control section 4, and therefore the patrol counter section 46 is controlled during the first execution. It is used as the address counter section 42 in the example.
このため、メモリ初期化やメモリチエツクのために新た
なカウンタを増設することが不要となり、このため部品
点数の増加を抑制することが可能となる。Therefore, it is not necessary to add a new counter for memory initialization or memory check, and it is therefore possible to suppress an increase in the number of parts.
[発明の効果]
以上説明したように本発明によれば、メモリがハードウ
ェアにより初期化されるので、その初期化に要する時間
を短縮してコンピュータシステムを迅速に立ち上げるこ
とが可能となる。[Effects of the Invention] As described above, according to the present invention, since the memory is initialized by hardware, it is possible to shorten the time required for initialization and quickly start up the computer system.
第1図は発明の原理説明図、
第2図は第1実施例の構成説明図、
第3図は第1実施例の概略作用説明図、第4図は第1実
施例のメモリ初期化作用説明図、第5図は第1実施例の
メモリチエ・ツク作用説明図、
第6図はCPUによるメモリチエツク作用説明図、
第7図はDRAMの通常アクセス動作説明図、第8図は
DRAMのニブルアクセス動作説明図、第9図は高速な
メモリ初期化作用説明図、第10図は高速なメモリチエ
ツク作用説明図、第11図は第2実施例の構成説明図、
第12図はコンピュータシステムの構成説明図、第13
図1よ従来技術の説明図である。
206・φc p u。
22・・・メモリ制御回路、
24・・・メモリ、
30・・・メモリアクセス制御部、
32・・・データ切替部、
34・・・バス制御部、
42・・・アドレスカウンタ部、
44・・・メモリ初期化側師部、
46・・・パトロールカウンタg阻
48・・・パトロール制御部。Fig. 1 is an explanatory diagram of the principle of the invention, Fig. 2 is an explanatory diagram of the configuration of the first embodiment, Fig. 3 is a schematic explanatory diagram of the operation of the first embodiment, and Fig. 4 is a memory initialization operation of the first embodiment. 5 is an explanatory diagram of the memory check operation of the first embodiment, FIG. 6 is an explanatory diagram of the memory check operation by the CPU, FIG. 7 is an explanatory diagram of the normal access operation of the DRAM, and FIG. 8 is an explanatory diagram of the DRAM nibble. FIG. 9 is an explanatory diagram of a high-speed memory initialization operation; FIG. 10 is an explanatory diagram of a high-speed memory check operation; FIG. 11 is an explanatory diagram of the configuration of the second embodiment; FIG. 12 is an explanatory diagram of a computer system. Configuration explanatory diagram, 13th
FIG. 1 is an explanatory diagram of the prior art. 206・φc p u. 22... Memory control circuit, 24... Memory, 30... Memory access control section, 32... Data switching section, 34... Bus control section, 42... Address counter section, 44...・Memory initialization side phloem, 46...Patrol counter g block 48...Patrol control unit.
Claims (1)
段(10)と、 生成データをメモリへ書込むデータ書込手段(12)と
、 生成データの書込アドレスを指定する書込アドレス指定
手段(14)と、 生成データの書込開始をシステムの立ち上げ時に指示す
る書込開始指示手段(16)と、を有する、ことを特徴
とするメモリ制御回路。[Claims] Initialization data generation means (10) for generating data for memory initialization; data writing means (12) for writing the generated data into the memory; and designating a write address for the generated data. A memory control circuit comprising: a write address specifying means (14); and a write start instructing means (16) for instructing the start of writing of generated data at the time of system startup.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63096249A JPH01266642A (en) | 1988-04-19 | 1988-04-19 | Memory controller |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63096249A JPH01266642A (en) | 1988-04-19 | 1988-04-19 | Memory controller |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01266642A true JPH01266642A (en) | 1989-10-24 |
Family
ID=14159945
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63096249A Pending JPH01266642A (en) | 1988-04-19 | 1988-04-19 | Memory controller |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01266642A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03177947A (en) * | 1989-12-07 | 1991-08-01 | Koufu Nippon Denki Kk | Diagnosing circuit for memory device |
-
1988
- 1988-04-19 JP JP63096249A patent/JPH01266642A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03177947A (en) * | 1989-12-07 | 1991-08-01 | Koufu Nippon Denki Kk | Diagnosing circuit for memory device |
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