JPH01264484A - テレビジョン信号受信装置 - Google Patents
テレビジョン信号受信装置Info
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- JPH01264484A JPH01264484A JP63092988A JP9298888A JPH01264484A JP H01264484 A JPH01264484 A JP H01264484A JP 63092988 A JP63092988 A JP 63092988A JP 9298888 A JP9298888 A JP 9298888A JP H01264484 A JPH01264484 A JP H01264484A
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- television signal
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- 238000009125 cardiac resynchronization therapy Methods 0.000 abstract description 28
- XBDRAUPLGHAFCU-UHFFFAOYSA-N 3-[6-amino-5-(6-ethoxynaphthalen-2-yl)pyridin-3-yl]-n-[2-(dimethylamino)ethyl]benzamide Chemical compound C1=CC2=CC(OCC)=CC=C2C=C1C(C(=NC=1)N)=CC=1C1=CC=CC(C(=O)NCCN(C)C)=C1 XBDRAUPLGHAFCU-UHFFFAOYSA-N 0.000 abstract 3
- 230000002542 deteriorative effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 16
- ZAJPVQSJWGQONE-UHFFFAOYSA-N 2-amino-5-(diaminomethylideneamino)-2-(fluoromethyl)pentanoic acid Chemical compound NC(N)=NCCCC(N)(CF)C(O)=O ZAJPVQSJWGQONE-UHFFFAOYSA-N 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 101100075995 Schizosaccharomyces pombe (strain 972 / ATCC 24843) fma2 gene Proteins 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Television Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は複数の表示器により構成した画面に1つの画像
を表示するテレビジョン信号受信装置に関する。
を表示するテレビジョン信号受信装置に関する。
本発明においてはハイビジョン方式のTV信号がNTS
C:方式のTV信号に変換され、複数の表示器により構
成された画面上に表示される。
C:方式のTV信号に変換され、複数の表示器により構
成された画面上に表示される。
我国における現在のテレビジョン放送の規格はNTSC
方式とされている。これに対してより高品位の画像を得
るため、放送方式を変更し、ハイビジョン方式とするこ
とが提案されている。
方式とされている。これに対してより高品位の画像を得
るため、放送方式を変更し、ハイビジョン方式とするこ
とが提案されている。
ハイビジョン方式のTV信号はNTSC方式のTV信号
とは異なるため、従来のNTSC方式のTV受像機でそ
のまま受信することはできない。
とは異なるため、従来のNTSC方式のTV受像機でそ
のまま受信することはできない。
そこでハイビジョン方式のTV信号をNTSC方式のT
V信号に変換し、NTSC方式のTV受像機で受信する
ことが提案されている。
V信号に変換し、NTSC方式のTV受像機で受信する
ことが提案されている。
しかしながら従来の斯かる提案はハイビジョン方式のT
V信号を1台のNTSC方式のTV受像機で受信するよ
うにするものであるため、結局NTSC方式における品
位の画像しか得ることができない欠点がある。従ってソ
ースはハイビジョン方式であるにも拘らず、そのメリッ
トが活かされず、高品位の画像を見ることができなかっ
た。
V信号を1台のNTSC方式のTV受像機で受信するよ
うにするものであるため、結局NTSC方式における品
位の画像しか得ることができない欠点がある。従ってソ
ースはハイビジョン方式であるにも拘らず、そのメリッ
トが活かされず、高品位の画像を見ることができなかっ
た。
そこで本発明はハイビジョン方式の画像をその高品位性
を保持しつつ、NTSC方式のTV受像機(プロジェク
ションTV等を含む)で表示できるようにするものであ
る。
を保持しつつ、NTSC方式のTV受像機(プロジェク
ションTV等を含む)で表示できるようにするものであ
る。
本発明のテレビジョン信号受信装置は、ハイビジョン方
式のTV信号をA/D変換するA/D変換器と、A/D
変換されたTV信号を少なくとも1フィールド分記憶す
るメモリと、ハイビジョン方式のTV信号の5本の水平
走査線をNTSC方式のTV信号の7本の水平走査線の
割合で変換する垂直フィルタとを備える。
式のTV信号をA/D変換するA/D変換器と、A/D
変換されたTV信号を少なくとも1フィールド分記憶す
るメモリと、ハイビジョン方式のTV信号の5本の水平
走査線をNTSC方式のTV信号の7本の水平走査線の
割合で変換する垂直フィルタとを備える。
例えばNTSC方式のCRTが横に4台、縦に3台、合
計12台配列されて1つの画面が構成される。ハイビジ
ョン方式の5本の水平走査線から7本のNTSC方式の
水平走査線を生成するようにして、水平走査線の数が増
加される。増加された水平走査線は垂直方向に3分割さ
れ、さらに走査方向に4分割され、各CRTに供給され
る。
計12台配列されて1つの画面が構成される。ハイビジ
ョン方式の5本の水平走査線から7本のNTSC方式の
水平走査線を生成するようにして、水平走査線の数が増
加される。増加された水平走査線は垂直方向に3分割さ
れ、さらに走査方向に4分割され、各CRTに供給され
る。
従ってハイビジョン方式の画像を、その高品位性を損な
うことなくNTSC方式の表示器に表示することができ
る。
うことなくNTSC方式の表示器に表示することができ
る。
第2図はNTSC方式のTV画面を模式的に表わしてい
る。この方式においては画面のアスペクト比が4対3に
設定されており、1フレームの水平走査線の数は525
本となっている。
る。この方式においては画面のアスペクト比が4対3に
設定されており、1フレームの水平走査線の数は525
本となっている。
第3図はハイビジョン方式のTV画面を模式的に表わし
ている。この方式においては画面のアスペクト比が16
対9.1フレームの水平走査線の数が1125本とされ
ている。
ている。この方式においては画面のアスペクト比が16
対9.1フレームの水平走査線の数が1125本とされ
ている。
第4図は本発明における画面の構成を表わしている。本
発明においてはNTSC方式の表示器としてのCRT(
液晶表示器等でもよい)11乃至34が水平方向に4台
、垂直方向に3台、合計12台配列され、1つの画面が
構成される。各CRTはNTSC方式に対応して4対3
のアスペクト比に設定されているので、各CRTをこの
ように配列すると、12個のCRTにより構成される画
面のアスペクト比が16対9となり、ハイビジョン方式
のアスペクト比と一致した画面とすることができる。
発明においてはNTSC方式の表示器としてのCRT(
液晶表示器等でもよい)11乃至34が水平方向に4台
、垂直方向に3台、合計12台配列され、1つの画面が
構成される。各CRTはNTSC方式に対応して4対3
のアスペクト比に設定されているので、各CRTをこの
ように配列すると、12個のCRTにより構成される画
面のアスペクト比が16対9となり、ハイビジョン方式
のアスペクト比と一致した画面とすることができる。
しかしながら各CRTの水平走査線の数は525本であ
るから、この画面全体に1つの画像を表示するには15
75(=525X3)本の水平走査線が必要になる。ハ
イビジョンの水平走査線の数は1125本であるから、
これを1575本に増加する必要がある6両者の最小公
倍数は7875であるから、ハイビジョン方式の5本の
水平走査線から7本のNTSC方式の水平走査線を生成
するようにして、その数を増加すればよい。
るから、この画面全体に1つの画像を表示するには15
75(=525X3)本の水平走査線が必要になる。ハ
イビジョンの水平走査線の数は1125本であるから、
これを1575本に増加する必要がある6両者の最小公
倍数は7875であるから、ハイビジョン方式の5本の
水平走査線から7本のNTSC方式の水平走査線を生成
するようにして、その数を増加すればよい。
このようにして生成した1575本の水平走査線のうち
最初の525本を上段の4台のCRTll乃至14に供
給し、次の525本を中段のCRT21乃至24に、最
後の525本を下段のCRT31乃至34に各々供給す
れば5各CRTは通常のNTSC方式の場合と同様に5
25本の水平走査線で走査されることになる。
最初の525本を上段の4台のCRTll乃至14に供
給し、次の525本を中段のCRT21乃至24に、最
後の525本を下段のCRT31乃至34に各々供給す
れば5各CRTは通常のNTSC方式の場合と同様に5
25本の水平走査線で走査されることになる。
但し水平方向に4台のCRTが配置されているので、水
平走査線は水平方向に4等分され、各CRTnl乃至n
4には元の長さの174の信号が順次供給される。
平走査線は水平方向に4等分され、各CRTnl乃至n
4には元の長さの174の信号が順次供給される。
このようにして12台のCRTにより1つの画像を表示
することができる。
することができる。
第1図は本発明のテレビジョン信号受信装置のブロック
図である。同図において1はハイビジョン方式のTVカ
メラであり、ハイビジョン方式のテレビジョン(T V
)信号を出力する。勿論TVカメラ1はハイビジョン方
式のテレビジョンチューす、VTR等に置き代えること
もできる。
図である。同図において1はハイビジョン方式のTVカ
メラであり、ハイビジョン方式のテレビジョン(T V
)信号を出力する。勿論TVカメラ1はハイビジョン方
式のテレビジョンチューす、VTR等に置き代えること
もできる。
2はA/D変換器であり、入力されたTV信号をA/D
変換する。3はフレームメモリであり、A/D変換され
たTV信号を1フレ一ム分記憶する。4は垂直フィルタ
であり、水平走査線の数を変更する。5は上述したよう
に配列されたNTSC方式のCRTである。
変換する。3はフレームメモリであり、A/D変換され
たTV信号を1フレ一ム分記憶する。4は垂直フィルタ
であり、水平走査線の数を変更する。5は上述したよう
に配列されたNTSC方式のCRTである。
第5図は第1図に示した装置のより詳細なブロック図で
ある。A/D変換器2は例えば48.6M Hzのクロ
ックで、入力されたハイビジョンTV信号をA/D変換
し、8ビツトのディジタルデータにする。A/D変換器
2の出力はラッチ回路D1、D2に入力されラッチされ
る。ラッチ回路Di、D2は24 、3 M Hzのク
ロックの負エツジと正エツジで各々動作される。
ある。A/D変換器2は例えば48.6M Hzのクロ
ックで、入力されたハイビジョンTV信号をA/D変換
し、8ビツトのディジタルデータにする。A/D変換器
2の出力はラッチ回路D1、D2に入力されラッチされ
る。ラッチ回路Di、D2は24 、3 M Hzのク
ロックの負エツジと正エツジで各々動作される。
ラッチ回路D1の出力のうち、最初のフィールドの1/
3の水平走査線に対応するデータは、その上位4ビツト
がメモリMFMAIごUに、その下位4ビツトがメモリ
MFMAIQLに、各々記憶される。勿論これらを1つ
のメモリとして構成することは理論的に可能である。
3の水平走査線に対応するデータは、その上位4ビツト
がメモリMFMAIごUに、その下位4ビツトがメモリ
MFMAIQLに、各々記憶される。勿論これらを1つ
のメモリとして構成することは理論的に可能である。
同様にして次の1/3の水平走査線のデータがメモリM
FMA2こU、2QLに、最後の1/3のデータがメモ
リMFMA3ごU、3QLに、各々記憶される。これら
のメモリの書き込みクロックとして24 、3 M H
zの負エツジが用いられる。
FMA2こU、2QLに、最後の1/3のデータがメモ
リMFMA3ごU、3QLに、各々記憶される。これら
のメモリの書き込みクロックとして24 、3 M H
zの負エツジが用いられる。
一方ラッチ回路D2から出力される同一フィールドのデ
ータも同様に、メモリMFMAIQU、IQL、2QU
、2QL、3QU、3QLに記憶される。これらのメモ
リの書き込みクロックとしては、24.3MHzの正エ
ツジが用いられる。
ータも同様に、メモリMFMAIQU、IQL、2QU
、2QL、3QU、3QLに記憶される。これらのメモ
リの書き込みクロックとしては、24.3MHzの正エ
ツジが用いられる。
このようにしてこれらのメモリに1フィールド分のデー
タが記憶される。
タが記憶される。
但し後述するように、連続する7本の水平走査I!(H
)を演算処理することにより新たな1本の水平走査線を
生成するようにしているので、上段のメモリMFMAI
QU、IQL、IOU、IOL、に書き込まれる最後の
3H分のデータは、中段のメモリMFMA2QU、2Q
L、2QU、20L、にも同時に書き込まれる。中段の
メモリと下段のメモリとの間、及び下段のメモリと上段
のメモリとの間についても同様である。
)を演算処理することにより新たな1本の水平走査線を
生成するようにしているので、上段のメモリMFMAI
QU、IQL、IOU、IOL、に書き込まれる最後の
3H分のデータは、中段のメモリMFMA2QU、2Q
L、2QU、20L、にも同時に書き込まれる。中段の
メモリと下段のメモリとの間、及び下段のメモリと上段
のメモリとの間についても同様である。
以上と同様にして次の1フィールド分のデータが、メモ
リMFMB 1こU、IQL、20U、2QL、30U
、3i:SL、IQU、IQL、2QU、2QL、3Q
U、3QLに、各々書き込まれる。
リMFMB 1こU、IQL、20U、2QL、30U
、3i:SL、IQU、IQL、2QU、2QL、3Q
U、3QLに、各々書き込まれる。
このようにしてメモリMFMAIQU乃至MFM B
3 Q Lにより構成されるフレームメモリ3に1フレ
一ム分のデータが記憶される。
3 Q Lにより構成されるフレームメモリ3に1フレ
一ム分のデータが記憶される。
一方のフィールドの上段のメモリMFMAI口U、1こ
LとIQU、IQLに書き込まれたデータは11.3M
Hzのクロックの負エツジと正エツジで読み出され、ラ
ッチ回路D31とD44にラッチされる。ラッチ回路0
31とD41にラッチされたデータは22.7MHzの
クロックで動作するラッチ回路D51に入力され、総合
される。
LとIQU、IQLに書き込まれたデータは11.3M
Hzのクロックの負エツジと正エツジで読み出され、ラ
ッチ回路D31とD44にラッチされる。ラッチ回路0
31とD41にラッチされたデータは22.7MHzの
クロックで動作するラッチ回路D51に入力され、総合
される。
ラッチ回路51より出力されたデータが垂直フィルタ4
1に入力される。また他方のフィールドの上段のメモリ
MFMB 1こU、1こL、IQU、IQLに記憶され
ているデータも同様に垂直フィルタ41に入力される。
1に入力される。また他方のフィールドの上段のメモリ
MFMB 1こU、1こL、IQU、IQLに記憶され
ているデータも同様に垂直フィルタ41に入力される。
以下同様にして2つのフィールドの中段のメモリMFM
A2″こU、2こL、2QU、2QL、MFMB20U
、2CIL、2QU、2QLのデータが、ラッチ回路D
32.42.52を介して垂直フィルタ42に、また下
段のメモリMFMA3OU−3ごL、3QU、3QL、
MFMB3こU、3こL、3QU、3QLのデータが、
ラッチ回路D33.43.53を介して垂直フィルタ4
3に、各々入力される。
A2″こU、2こL、2QU、2QL、MFMB20U
、2CIL、2QU、2QLのデータが、ラッチ回路D
32.42.52を介して垂直フィルタ42に、また下
段のメモリMFMA3OU−3ごL、3QU、3QL、
MFMB3こU、3こL、3QU、3QLのデータが、
ラッチ回路D33.43.53を介して垂直フィルタ4
3に、各々入力される。
第6図は垂直フィルタ41(42,43も同様)の構成
を表わしている。垂直フィルタ41は入力信号をIH遅
延する遅延手段としてのIHメモリH1乃至H7と、所
定の係数を乗算するFROM等よりなる係数回路に1乃
至に7と、加算回路A11乃至A16と、ラッチ回路D
61乃至67.71乃至77.81.82より構成され
ている。
を表わしている。垂直フィルタ41は入力信号をIH遅
延する遅延手段としてのIHメモリH1乃至H7と、所
定の係数を乗算するFROM等よりなる係数回路に1乃
至に7と、加算回路A11乃至A16と、ラッチ回路D
61乃至67.71乃至77.81.82より構成され
ている。
これらの回路は22.68MHzのクロックで駆動され
る。係数回路に1乃至に7は7Hサイクルで係数を変更
する。
る。係数回路に1乃至に7は7Hサイクルで係数を変更
する。
垂直フィルタにおいであるIH区間に、あるIHメモリ
より出力される信号をQn、次のIH区間にそのメモリ
から出力される信号をQnやい垂直フィルタの出力をP
iとするとき、次式が成立する。
より出力される信号をQn、次のIH区間にそのメモリ
から出力される信号をQnやい垂直フィルタの出力をP
iとするとき、次式が成立する。
Pa=h−z □Q−3”h−、+Q−z”h−yQ−
t”haQo”htQ1+h14Qz”hzlQyP1
=h−19Q−z ”h−tz Q−t”h−s QO
+hzQ1”hgQ2+htgQ3”hi3Q*p2=
h−24Q−z”h−17’)−L”h−x。Qo”h
−30y=◆h*Qz÷hi工Q3”hLaQ4P3
”h−22Q−t ”h−15Qo ”h−s Qx
”−t Qx ”hsQi”hz3Q*”hzo Qs
p4=h−26Qa”h−t3Q1”h−sQi”ht
Q3”hsQ4÷ht s Qs ”hz z QsP
s”h−1sQt”h−t□Q、+h−4Q、÷h、Q
、+h、I、Qs+h1tQ−+h−*QtPs”h−
zffQ工+h−tsQz”h−5Qi”h−zQ4+
hsQi+h1□Qs”htsQtP7” (PQ )
”h−2z Qt +11−L 4Q3 ”h−t Q
4 ”ha Qs ”ht Qs ”hzoQ7”hz
、Qaここでhnはフィルタのインパルスレスポンス
であり、hn=h−nである。
t”haQo”htQ1+h14Qz”hzlQyP1
=h−19Q−z ”h−tz Q−t”h−s QO
+hzQ1”hgQ2+htgQ3”hi3Q*p2=
h−24Q−z”h−17’)−L”h−x。Qo”h
−30y=◆h*Qz÷hi工Q3”hLaQ4P3
”h−22Q−t ”h−15Qo ”h−s Qx
”−t Qx ”hsQi”hz3Q*”hzo Qs
p4=h−26Qa”h−t3Q1”h−sQi”ht
Q3”hsQ4÷ht s Qs ”hz z QsP
s”h−1sQt”h−t□Q、+h−4Q、÷h、Q
、+h、I、Qs+h1tQ−+h−*QtPs”h−
zffQ工+h−tsQz”h−5Qi”h−zQ4+
hsQi+h1□Qs”htsQtP7” (PQ )
”h−2z Qt +11−L 4Q3 ”h−t Q
4 ”ha Qs ”ht Qs ”hzoQ7”hz
、Qaここでhnはフィルタのインパルスレスポンス
であり、hn=h−nである。
このようにして連続する7本の水平走査線の各々に所定
の係数を乗算したものを加算することにより新たな1本
の水平走査線が生成される。
の係数を乗算したものを加算することにより新たな1本
の水平走査線が生成される。
この処理が第7図に示すタイミングで実行される。すな
わぢ−各IHメモリは、最初の2Hの区間データを順次
転送するが1次の1Hの区間においてはデータを転送せ
ず、次の3Hの区間データを転送し1次のIHの区間デ
ータ転送を停止する6但しこの問答係数回路の定数は各
H毎に変更され、また各H毎に出力が演算、生成される
。その結果5本の水平走査線から7本の割合で新たな水
平走査線が生成される。
わぢ−各IHメモリは、最初の2Hの区間データを順次
転送するが1次の1Hの区間においてはデータを転送せ
ず、次の3Hの区間データを転送し1次のIHの区間デ
ータ転送を停止する6但しこの問答係数回路の定数は各
H毎に変更され、また各H毎に出力が演算、生成される
。その結果5本の水平走査線から7本の割合で新たな水
平走査線が生成される。
垂直フィルタ41より出力されたIH分のデータのうち
、最初の1/4は1HメモリOHMIIに、以下法の1
/4のデータがメモリ○HM12.3番目の1/4のデ
ータがメモリOHM 13 、最後の1/4のデータが
OHM14に、各々22゜7 M Hzのクロックで書
き込まれる。各メモリに書き込まれたデータは5.67
MHzのクロックで読み出され、各々D/A変換器DA
II乃至14でD/A変換され、水平方向に配列された
CRT(モニタ)11乃至14に出力される。
、最初の1/4は1HメモリOHMIIに、以下法の1
/4のデータがメモリ○HM12.3番目の1/4のデ
ータがメモリOHM 13 、最後の1/4のデータが
OHM14に、各々22゜7 M Hzのクロックで書
き込まれる。各メモリに書き込まれたデータは5.67
MHzのクロックで読み出され、各々D/A変換器DA
II乃至14でD/A変換され、水平方向に配列された
CRT(モニタ)11乃至14に出力される。
各メモリ○HMII乃至14はIHメモリを2個内蔵し
ており、一方に書き込んでいるとき他方から読み出す動
作が交互に実行される。
ており、一方に書き込んでいるとき他方から読み出す動
作が交互に実行される。
以下同様にして垂直フィルタ42より出力されたデータ
がメモリOHM21乃至24、D/A変換器DA21乃
至24を介して中段のCRT21乃至24に供給される
。また垂直フィルタ43より出力されたデータがメモリ
OHM31乃至34、D/A変換器DA31乃至34を
介して下段のCRT31乃至34に供給される。このよ
うにして12台のCRTにより1つの画像が表示される
。
がメモリOHM21乃至24、D/A変換器DA21乃
至24を介して中段のCRT21乃至24に供給される
。また垂直フィルタ43より出力されたデータがメモリ
OHM31乃至34、D/A変換器DA31乃至34を
介して下段のCRT31乃至34に供給される。このよ
うにして12台のCRTにより1つの画像が表示される
。
第8図は本発明の第2の実施例のブロック図を表わして
いる。この実施例においては第1図における場合とは逆
に、フレームメモリ3が垂直フィルタ4の前段に配置さ
れている。その他の構成は第1図における場合と同様で
ある。
いる。この実施例においては第1図における場合とは逆
に、フレームメモリ3が垂直フィルタ4の前段に配置さ
れている。その他の構成は第1図における場合と同様で
ある。
第9図は第8図の装置のより詳細なブロック図を表わし
ている。A/D変換器2の出力はラッチ回路D1、D2
を介して垂直フィルタ45.46に各々入力される。
ている。A/D変換器2の出力はラッチ回路D1、D2
を介して垂直フィルタ45.46に各々入力される。
垂直フィルタ45(46)は第10図に示すように、I
HメモリH1l乃至H2S、係数回路に11乃至に17
″、K21乃至27、加算回路A21乃至A26、A3
1乃至36、ラッチ回路Dll乃至019、D21乃1
D29により構成されている。基本的構成は第6図にお
ける場合と同様であるが、この実施例においては同じタ
イミングで2H分のデータを出力する場合があるため、
各IHメモリH1l乃至16より上方に図示した第1の
回路と、下方に示した第2の回路とが設けられている。
HメモリH1l乃至H2S、係数回路に11乃至に17
″、K21乃至27、加算回路A21乃至A26、A3
1乃至36、ラッチ回路Dll乃至019、D21乃1
D29により構成されている。基本的構成は第6図にお
ける場合と同様であるが、この実施例においては同じタ
イミングで2H分のデータを出力する場合があるため、
各IHメモリH1l乃至16より上方に図示した第1の
回路と、下方に示した第2の回路とが設けられている。
第1の回路(出力端子X)より5H分のデータが、また
第2の回路(出力端子Y)より2H分のデータが、各々
出力される。
第2の回路(出力端子Y)より2H分のデータが、各々
出力される。
垂直フィルタ45の出力端子Xの出力は、24゜3 M
Hzのクロックの負エツジで読み出され、IHメモリ
IHMIご、2:1.40,50、にに。
Hzのクロックの負エツジで読み出され、IHメモリ
IHMIご、2:1.40,50、にに。
出力端子Yの出力はIHメモリIHM3Q、7こに、各
々書き込まれる。その書き込みタイミングは第13図に
示すようになる。すなわち8力端子XよりIHMIQに
データが書き込まれた後1次のHでは出力端子XとYか
ら同時にデータが読み出され、メモリIHM2iQと3
i:1に各々書き込まれる0次の2Hの区間では出力端
子Xから読み出されたデータがメモリIHM4ごと50
に各々順次書き込まれる。さらに次のHでは出力端子X
とYから同時に読み出されたデータが、メモリIHMに
と7Qに書き込まれる。
々書き込まれる。その書き込みタイミングは第13図に
示すようになる。すなわち8力端子XよりIHMIQに
データが書き込まれた後1次のHでは出力端子XとYか
ら同時にデータが読み出され、メモリIHM2iQと3
i:1に各々書き込まれる0次の2Hの区間では出力端
子Xから読み出されたデータがメモリIHM4ごと50
に各々順次書き込まれる。さらに次のHでは出力端子X
とYから同時に読み出されたデータが、メモリIHMに
と7Qに書き込まれる。
このようにして5本の水平走査線から7本の水平走査線
が生成される。
が生成される。
同様にして垂直フィルタ46から読み出されたデータが
IH毎にIHメモリIQ乃至7Qに書き込まれる。
IH毎にIHメモリIQ乃至7Qに書き込まれる。
各IHメモリ1ご乃至70とIQ乃至7Qに書き込まれ
たデータは、4.86MHzのクロックの負エツジと正
エツジで読み出され、メモリMFMAとMFMBに記憶
される。MFMAには第1のフィールドのデータが、M
FMBには第2のフィールドのデータが、各々書き込ま
れる。
たデータは、4.86MHzのクロックの負エツジと正
エツジで読み出され、メモリMFMAとMFMBに記憶
される。MFMAには第1のフィールドのデータが、M
FMBには第2のフィールドのデータが、各々書き込ま
れる。
メモリMFMA(MFMB)は第11図に示すように、
3段のメモリFMB 11乃至FMB34により構成さ
れている。上段のメモリFMB11乃至14には1フイ
ールドのうちの最初の1/3の水平走査線分データが、
中段のメモリFMB 21乃至24には次の1/3の水
平走査線のデータが。
3段のメモリFMB 11乃至FMB34により構成さ
れている。上段のメモリFMB11乃至14には1フイ
ールドのうちの最初の1/3の水平走査線分データが、
中段のメモリFMB 21乃至24には次の1/3の水
平走査線のデータが。
下段のメモリFMB31乃至34には残りの1/3のデ
ータが、各々書き込まれる。またIH分のデータは4分
割され、最初の1/4がFMBnl、次の1/4がFM
Bn2.次の1/4がF M B n3、最後の1/4
がF M B n 4に、各々書き込まれる。
ータが、各々書き込まれる。またIH分のデータは4分
割され、最初の1/4がFMBnl、次の1/4がFM
Bn2.次の1/4がF M B n3、最後の1/4
がF M B n 4に、各々書き込まれる。
第12図はFMBl 1(12乃至34も同様)のより
詳細なブロック図を示している。FMBllは入力端子
Qより入力されるデータを記憶する7つのメモリM1乃
至M7と、入力端子0より入力されるデータを記憶する
7つのメモリN1乃至N7とにより構成される。書き込
みクロックは4゜86 M Hz、読み出しクロックは
2.835MH2の正負エツジが各々用いられる。
詳細なブロック図を示している。FMBllは入力端子
Qより入力されるデータを記憶する7つのメモリM1乃
至M7と、入力端子0より入力されるデータを記憶する
7つのメモリN1乃至N7とにより構成される。書き込
みクロックは4゜86 M Hz、読み出しクロックは
2.835MH2の正負エツジが各々用いられる。
メモリFMB11に記憶されたデータは2.835MH
zのクロックの負エツジと正エツジで読み出され、ラッ
チ回路D111とD112にラッチされる。ラッチ回路
D111とD112にラッチされたデータはさらに5.
67MHzのクロックで動作するラッチ回路D113に
より総合ラッチされ、出力される。
zのクロックの負エツジと正エツジで読み出され、ラッ
チ回路D111とD112にラッチされる。ラッチ回路
D111とD112にラッチされたデータはさらに5.
67MHzのクロックで動作するラッチ回路D113に
より総合ラッチされ、出力される。
同様にしてメモリFMB 12乃至34に記憶されたデ
ータが、ラッチ回路D121乃至D343を介して出力
される。
ータが、ラッチ回路D121乃至D343を介して出力
される。
メモリMFMAとMFMBは、一方へデータを書き込み
中、他方からデータが読み出されるように動作する。メ
モリMFMA及びMFMBを構成するメモυFMB 1
1乃至34より読み出されたデータは、1フイールド毎
に切り換えられるスイッチSWを介してD/A変換器D
AII乃至34に入力され、D/A変換され、対応する
CRTll乃至34に供給される。
中、他方からデータが読み出されるように動作する。メ
モリMFMA及びMFMBを構成するメモυFMB 1
1乃至34より読み出されたデータは、1フイールド毎
に切り換えられるスイッチSWを介してD/A変換器D
AII乃至34に入力され、D/A変換され、対応する
CRTll乃至34に供給される。
以上の如く本発明によれば、合計12台のNTSC方式
のCRTを横4台、縦3台に配列して1つの画面を形成
し、ハイビジョン方式の水平走査線を715倍に増加し
、各CRTに分割して供給するようにしたので、NTS
C方式のCRTを用いて高品位0画像を表示することが
可能になる。
のCRTを横4台、縦3台に配列して1つの画面を形成
し、ハイビジョン方式の水平走査線を715倍に増加し
、各CRTに分割して供給するようにしたので、NTS
C方式のCRTを用いて高品位0画像を表示することが
可能になる。
第1図は本発明のテレビジョン信号受信装置のブロック
図、第2図はNTSC方式の説明図、第3図はハイビジ
ョン方式の説明図、第4図は本発明の詳細な説明図、第
5図は第1図の装置のより詳細なブロック図、第6図は
第5図における垂直フィルタのブロック図、第7図は第
6図の装置のタイミングチャート、第8図は本発明の他
の実施例のブロック図、第9図は第8図の装置のより詳
細なブロック図、第10図は第9図における垂直フィル
タのブロック図、第11図は第9図におけるフレームメ
モリのブロック図、第12図は第11図のメモリのブロ
ック図、第13図は第9図の装置のタイミングチャート
である。 1・・・TVカメラ 2・・・A/D変換器 3・・・フレームメモリ 4・・・垂直フィルタ 5・・・CRT 以上 特許出願人 パイオニア株式会社
図、第2図はNTSC方式の説明図、第3図はハイビジ
ョン方式の説明図、第4図は本発明の詳細な説明図、第
5図は第1図の装置のより詳細なブロック図、第6図は
第5図における垂直フィルタのブロック図、第7図は第
6図の装置のタイミングチャート、第8図は本発明の他
の実施例のブロック図、第9図は第8図の装置のより詳
細なブロック図、第10図は第9図における垂直フィル
タのブロック図、第11図は第9図におけるフレームメ
モリのブロック図、第12図は第11図のメモリのブロ
ック図、第13図は第9図の装置のタイミングチャート
である。 1・・・TVカメラ 2・・・A/D変換器 3・・・フレームメモリ 4・・・垂直フィルタ 5・・・CRT 以上 特許出願人 パイオニア株式会社
Claims (4)
- (1)ハイビジョン方式のTV信号をA/D変換するA
/D変換器と、 A/D変換されたTV信号を少なくとも1フィールド分
記憶するメモリと、 ハイビジョン方式のTV信号の5本の水平走査線をNT
SC方式のTV信号の7本の水平走査線の割合で変換す
る垂直フィルタとを備えるテレビジョン信号受信装置。 - (2)前記メモリは前記垂直フィルタの前段に配置され
ている請求項1記載のテレビジョン信号受信装置。 - (3)前記メモリは前記垂直フィルタの後段に配置され
ている請求項1記載のテレビジョン信号受信装置。 - (4)NTSC方式のTV信号で駆動される複数の表示
器が、水平方向に4台、垂直方向に3台、合計12台配
置されている請求項1、2又は3記載のテレビジョン信
号受信装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63092988A JPH01264484A (ja) | 1988-04-15 | 1988-04-15 | テレビジョン信号受信装置 |
CA000586161A CA1315393C (en) | 1988-04-15 | 1988-12-16 | Television signal receiving apparatus |
US07/285,977 US4999710A (en) | 1988-04-15 | 1988-12-19 | Television signal receiving apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63092988A JPH01264484A (ja) | 1988-04-15 | 1988-04-15 | テレビジョン信号受信装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01264484A true JPH01264484A (ja) | 1989-10-20 |
Family
ID=14069753
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63092988A Pending JPH01264484A (ja) | 1988-04-15 | 1988-04-15 | テレビジョン信号受信装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01264484A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5159450A (en) * | 1989-10-05 | 1992-10-27 | Pioneer Electronic Corporation | Noise reduction circuit and compatable plural-unit display |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60165882A (ja) * | 1984-02-09 | 1985-08-29 | Toshiba Corp | 高精細度テレビジヨン装置 |
-
1988
- 1988-04-15 JP JP63092988A patent/JPH01264484A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60165882A (ja) * | 1984-02-09 | 1985-08-29 | Toshiba Corp | 高精細度テレビジヨン装置 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5159450A (en) * | 1989-10-05 | 1992-10-27 | Pioneer Electronic Corporation | Noise reduction circuit and compatable plural-unit display |
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