JPH01263563A - Level judging circuit - Google Patents

Abstract

PURPOSE:To judge a level within a short time, by changing the threshold value voltage of a comparator corresponding to an input waveform by a PLL (phase locked loop) circuit and a clock generator. CONSTITUTION:The input waveform applied to an input terminal 1 is converted to a predetermined clock pulse by a condenser C, a comparator 9 and resistors 91, 92 to be inputted to a PLL circuit 10. Clock pulses phi1-phi3 are sent out by said circuit 10 and a clock generator 2. The input waveform applied to the terminal 1 is compared with threshold value voltage VTH2 by a comparator 31 and further compared with threshold value voltage VTH1 by a comparator 32. Next, the outputs of the comparators 31, 32 are pulled up through resistors 33, 34 to be inputted to an exclusive NOR circuit 4. When the output of the circuit 4 is an H-level, an RSFF 5 is set and the output thereof shows an H- level. Since a reset terminal 3 is at an L-level, the output of a NAND circuit 6 also shows an H-level. As a result, the output of an AND circuit 7 becomes an H-level and an LED 8 is allowed to light.

Description

【発明の詳細な説明】 １直立！ 本発明はレベル判定回路に関し、特に入力波形の電圧の
各瞬時値が所定電圧範囲の上限の電圧値と下限の電圧値
との間の値を示しているか否かを判定するレベル判定回
路に関する。[Detailed description of the invention] 1. Upright! The present invention relates to a level determination circuit, and more particularly to a level determination circuit that determines whether each instantaneous voltage value of an input waveform indicates a value between an upper limit voltage value and a lower limit voltage value of a predetermined voltage range.

疋米韮韮 従来、ある波形が所定の電圧レベル範囲内に入っている
か否か（いわゆるパルスマスク）の判定は、オシロスコ
ープ等により作業者が実際に波形を目視して行っていた
。そのため、判定ミスが生じたり、判定に時間がかかる
という欠点があった。Traditionally, the determination of whether a waveform falls within a predetermined voltage level range (so-called pulse mask) has been made by an operator visually observing the waveform using an oscilloscope or the like. Therefore, there are disadvantages in that judgment errors occur and judgment takes time.

及曹肛とｌ剪 本発明の目的は、判定ミスをすることなく入力波形が所
定の電圧レベル内に入っているか否かを判定することが
できるレベル判定回路を提供することである。SUMMARY OF THE INVENTION An object of the present invention is to provide a level determination circuit that can determine whether an input waveform is within a predetermined voltage level without making a determination error.

九匪凶１羞 本発明によるレベル判定回路は、入力波形の電圧の各瞬
時値が所定電圧範囲の上限の電圧値と下限の電圧値との
間の値を示しているか否かを判定するレベル判定回路で
あって、前記入力波形に応じた所定のクロックパルスを
発生するクロックパルス発生手段と、前記クロックパル
スの立上りの所定時間前のタイミングで立上り、かつそ
の立下りの所定時間後のタイミングで立下る第１のパル
スを発生する第１のパルス発生手段と、前記クロックパ
ルスの立上りの所定時間後のタイミングで立下り、かつ
その立下りの所定時間前のタイミングで立下る第２のパ
ルスを発生する第２のパルス発生手段と、前記第１のパ
ルスの波形の変化に応じて前記上限の電圧値を発生する
上限電圧発生手段と、前記第２のパルスの波形の変化に
応じて前記下限の電圧値を発生する下限電圧発生手段と
、前記入力波形の電圧の各瞬時値と前記上限の電圧値と
を比較する第１の比較手段と、前記入力波形の電圧の各
瞬時値と前記下限の電圧値とを比較する第２の比較手段
と、前記第１及び第２の比較手段の比較結果が不一致を
示したときに前記パルス波形の電圧が所定電圧範囲内で
あると判定する判定手段とを有することを特徴とする。The level determination circuit according to the present invention determines whether each instantaneous value of the voltage of the input waveform indicates a value between the upper limit voltage value and the lower limit voltage value of a predetermined voltage range. a determination circuit, comprising: a clock pulse generating means for generating a predetermined clock pulse according to the input waveform; A first pulse generating means that generates a first pulse that falls, and a second pulse that falls at a timing that is a predetermined time after the rise of the clock pulse and a timing that is a predetermined time before the fall of the clock pulse. upper limit voltage generating means that generates the upper limit voltage value in response to a change in the waveform of the first pulse; lower limit voltage generating means for generating a voltage value of , first comparing means for comparing each instantaneous value of the voltage of the input waveform with the upper limit voltage value, and each instantaneous value of the voltage of the input waveform and the lower limit voltage value; a second comparing means for comparing the voltage value of the first and second comparing means; and a determining means for determining that the voltage of the pulse waveform is within a predetermined voltage range when the comparison results of the first and second comparing means show a mismatch. It is characterized by having the following.

火肱週 以下、図面を用いて本発明の詳細な説明する。fire week Hereinafter, the present invention will be explained in detail using the drawings.

第１図は本発明によるレベル判定回路の一実施例の構成
を示す系統図である。図において本発明の一実施例によ
るレベル判定回路は、クロックジェネレータ２と、イク
スクルーシブノア回路４と、ＲＳフリッ１フロップ（Ｆ
／Ｆ）５と、ナンド回路６と、アンド回路７と、発光ダ
イオード（ＬＥＤ）８とを含んで構成されている。FIG. 1 is a system diagram showing the configuration of an embodiment of a level determination circuit according to the present invention. In the figure, a level determination circuit according to an embodiment of the present invention includes a clock generator 2, an exclusive NOR circuit 4, and an RS flip-flop (F
/F) 5, a NAND circuit 6, an AND circuit 7, and a light emitting diode (LED) 8.

また、本実施例によるレベル判定回路は、ヒステリシス
付のコンパレータ９と、Ｐ　Ｌ　Ｌ　（ＰｈａｓｅＬｏ
ｃｋｅｄ　Ｌｏｏｐ　）回路１０と、トランジスタ１１
及び１２と、コンパレータ３１及び３２とを含んで構成
されている。なお、１は入力端子であり、３はＬＥＤ用
のリセット端子である。Further, the level determination circuit according to this embodiment includes a comparator 9 with hysteresis and a PLL (PhaseLo
cked Loop) circuit 10 and transistor 11
and 12, and comparators 31 and 32. Note that 1 is an input terminal, and 3 is a reset terminal for LED.

かかる構成において、入力端子１に印加された入力波形
は、コンデンサＣと、コンパレータ９と、抵抗９１及び
９２とにより所定のタロツクパルスに変換された後、Ｐ
ＬＬ回路１０に入力される。In such a configuration, the input waveform applied to the input terminal 1 is converted into a predetermined tarok pulse by the capacitor C, the comparator 9, and the resistors 91 and 92, and then
The signal is input to the LL circuit 10.

このＰＬＬ回路１０とクロックジェネレータ２とにより
、３つのクロックパルスφ１〜３が送出される。この場
合、クロックパルスφ３はＰＬＬ回Ｆｔ＠１０に入力さ
れ、入力波形に応じたクロックパルスφ１及びφ２がト
ランジスタ１１及び１２に夫々入力される。なお、ツェ
ナダイオードＺはＰＬＬ回路１０の入力保護用である。This PLL circuit 10 and clock generator 2 send out three clock pulses φ1 to φ3. In this case, clock pulse φ3 is input to PLL circuit Ft@10, and clock pulses φ1 and φ2 corresponding to the input waveform are input to transistors 11 and 12, respectively. Note that the Zener diode Z is for input protection of the PLL circuit 10.

また、入力端子１に印加された入力波形はコンパレータ
３１でスレッショルド電圧Ｖ　ＴＲ２と比較される。し
たがって、入力波形の電圧値がスレショルド電圧Ｖ　Ｔ
）１２より高いときコンパレータ３１の出力はハイレベ
ル、低いときにはロウレベルとなる。このスレッショル
ド電圧Ｖ　ＴＲ２は抵抗１４及び１５により予め値が決
定されているが、抵抗１３及びトランジスタ１１とによ
りクロックパルスφ２の波形の変化に応じてその値は変
化するのである。Further, the input waveform applied to the input terminal 1 is compared with a threshold voltage VTR2 by a comparator 31. Therefore, the voltage value of the input waveform is the threshold voltage V T
)12, the output of the comparator 31 is high level, and when it is lower, the output is low level. The value of this threshold voltage VTR2 is determined in advance by resistors 14 and 15, but its value changes by resistor 13 and transistor 11 in accordance with changes in the waveform of clock pulse φ2.

この場合、クロックパルスφ２がハイレベルになると、
トランジスタ１１がオン状態となって、スレッショルド
電圧ＶＴＨ２は高くなり、逆にロウレベルになると、ト
ランジスタ１２がオフ状態となって、スレッショルド電
圧Ｖ　ＴＲ２は低くなる。In this case, when clock pulse φ2 becomes high level,
When the transistor 11 is turned on, the threshold voltage VTH2 becomes high, and conversely, when it becomes low level, the transistor 12 is turned off, and the threshold voltage VTR2 becomes low.

さらにまた、入力端子１に印加された入力波形はコンパ
レータ３２でスレッシボルド電圧ＶＴＩＩＩと比較され
る。したがって、入力波形の電圧値がスレッショルド電
圧ＶＴＨ１より高いときコンパレータ３１の出力はハイ
レベル、低いときにはロウレベルとなる。このスレッシ
ョルド電圧ＶＴ旧は抵抗１７及び１８により予め値が決
定されているが、抵抗１６及びトランジスタ１２とによ
りクロックパルスφ１の波形の変化に応じてその値は変
化するのである。Furthermore, the input waveform applied to the input terminal 1 is compared with a threshold voltage VTIII by a comparator 32. Therefore, when the voltage value of the input waveform is higher than the threshold voltage VTH1, the output of the comparator 31 is at a high level, and when it is lower, the output is at a low level. The value of this threshold voltage VTold is determined in advance by resistors 17 and 18, but its value changes by resistor 16 and transistor 12 according to changes in the waveform of clock pulse φ1.

この場合、クロックパルスφ２がハイレベルになると、
トランジスタ１２がオン状態となってスレッショルド電
圧ＶＴＨＩは高くなり、逆にロウレベルになると、トラ
ンジスタ１２がオフ状態となってスレッショルド電圧Ｖ
Ｔ１１１は低くなる。In this case, when clock pulse φ2 becomes high level,
When the transistor 12 is turned on, the threshold voltage VTHI becomes high, and conversely, when it becomes low level, the transistor 12 is turned off, and the threshold voltage VTHI becomes high.
T111 becomes low.

コンパレータ３１及び３２は出力がコレクタオープンで
あるため抵抗３３及び３４を夫々前してプルアップされ
る。Since the outputs of comparators 31 and 32 have open collectors, they are pulled up in front of resistors 33 and 34, respectively.

また、コンパレータ３１及び３２の出力はともにイクス
クルーシブノア回路４に入力される。したがって、コン
パレータ３１の出力とコンパレータ３２の出力とが同じ
レベル（ハイレベルとハイレベル、またはロウレベルと
ロウレベル）であれば、イクスクルーシブノア回路４の
出力はハイレベルとなる。一方、異なったレベル（ハイ
レベルとロウレベル、またはロウレベルとハイレベル）
であれば、イクスクルーシブノア回路４の出力はロウレ
ベルとなる。Further, the outputs of the comparators 31 and 32 are both input to the exclusive NOR circuit 4. Therefore, if the output of the comparator 31 and the output of the comparator 32 are at the same level (high level and high level, or low level and low level), the output of the exclusive NOR circuit 4 becomes high level. On the other hand, different levels (high level and low level, or low level and high level)
If so, the output of the exclusive NOR circuit 4 becomes low level.

つまり、イクスクルーシブノア回路４の出力がロウレベ
ルであれば、入力波形はスレッショルド電圧ＶＴＨ１と
Ｖ　ＴＲ２との間の範囲内の電圧値であり、ハイレベル
であれば、範囲外の電圧値となる。In other words, if the output of the exclusive NOR circuit 4 is low level, the input waveform is a voltage value within the range between the threshold voltages VTH1 and VTR2, and if it is high level, the input waveform is a voltage value outside the range. .

イクスクルーシブノア回路４の出力がハイレベルである
と、ＲＳフリップフロップ５がセットされ、出力がハイ
レベルとなる。また、リセット端子３がロウレベルであ
るため、ナンド回路６の出力もハイレベルとなる。結局
、アンド回路７の出力がハイレベルとなり、ＬＥＤ８が
点燈して入力波形がスレッショルド電圧ＶＴＩ１１とＶ
　ＴＲ２との間の範囲外の電圧値であることを通知する
。When the output of the exclusive NOR circuit 4 is at high level, the RS flip-flop 5 is set and the output becomes high level. Furthermore, since the reset terminal 3 is at a low level, the output of the NAND circuit 6 is also at a high level. Eventually, the output of the AND circuit 7 becomes high level, the LED 8 lights up, and the input waveform changes to the threshold voltage VTI11 and V
It is notified that the voltage value between TR2 is outside the range.

その後、リセット端子３をハイレベルにすることにより
、ＲＳフリップフロップがリセットされ、ＬＥＤ８は消
える。Thereafter, by setting the reset terminal 3 to a high level, the RS flip-flop is reset and the LED 8 goes out.

さらに、第２図及び第３図を用いて以上の動作を説明す
る。第２図はクロックジェネレータ２の出力であるクロ
ックパルスφ１〜３を示すタイムチャートである。また
、第３図はコンパレータ３１のスレッショルド電圧ＶＴ
Ｈ２とコンパＬ／−９３２のスレッショルド電圧ＶＴ旧
とを示すタイムチャートである。Further, the above operation will be explained using FIGS. 2 and 3. FIG. 2 is a time chart showing clock pulses φ1 to φ3 which are the output of the clock generator 2. In addition, FIG. 3 shows the threshold voltage VT of the comparator 31.
It is a time chart showing H2 and the threshold voltage VT old of comparator L/-932.

入力端子１（第１図参照）に印加された入力波形は所定
のクロックパルスに変換された後、クロックパルスφ３
とともにＰＬＬ回路１０に入力される。そして、入力波
形が第３図の中心値（点線）になるようにパルスジェネ
レータ２はＰＬＬ回路１０により制御される。The input waveform applied to input terminal 1 (see Figure 1) is converted into a predetermined clock pulse, and then clock pulse φ3
The signal is also input to the PLL circuit 10. The pulse generator 2 is controlled by the PLL circuit 10 so that the input waveform becomes the center value (dotted line) in FIG.

このＰＬＬ回路１０の制御により、クロックパルスφ１
はスレッショルド電圧ＶＴ旧が第３図のように入力波形
の立上りの所定時間を前に立上り、立下りの所定時間を
後に立下るようなパルス幅となる（第２図）、また、ク
ロックパルスφ２はスレッショルド電圧Ｖ　ＴＲ２が第
３図のように入力波形の立上りの所定時間を後に立上り
、立下りの所定時間を前に立下るようなパルス幅となる
（第２図）、シたがって、クロックパルスφ１及びφ２
の波形の変化に応じてスレッショルド電圧ＶＴＨＩ及び
Ｖ　ＴＲ２は夫々第３図のように変化することになる。By controlling this PLL circuit 10, the clock pulse φ1
As shown in Fig. 3, the threshold voltage VT has a pulse width such that it rises before the predetermined time of the rising edge of the input waveform and falls after the predetermined falling time of the input waveform (Fig. 2). As shown in Fig. 3, the threshold voltage VTR2 has a pulse width such that it rises after a predetermined time after the rising edge of the input waveform and falls before a predetermined time before the falling edge of the input waveform (Fig. 2). Pulses φ1 and φ2
The threshold voltages VTHI and VTR2 change as shown in FIG.

ここで、入力波形が第３図の点線のように正しい値とな
っていれば、ＬＥＤは点燈しない、ところが、入力波形
中にスレッショルド電圧ＶＴｌ＋１より高い点が生じて
しまったり、スレッショルド電圧Ｖ　ＴＲ２より低い点
が生じてしまった場合にはイクスクルーシブノア回路４
の出力がハイレベルとなる。その結果、ＬＥＤが点燈し
、入力波形がスレッショルド電圧ＶＴＨ１とＶＴｌ１２
との範囲外（いわゆるパルスマスク範囲外）であること
を通知することができるのである。Here, if the input waveform has a correct value as shown by the dotted line in Figure 3, the LED will not light up.However, if a point higher than the threshold voltage VTl+1 occurs in the input waveform, or the threshold voltage VTR2 If a lower point occurs, exclusive NOR circuit 4
output becomes high level. As a result, the LED lights up and the input waveform changes to the threshold voltages VTH1 and VTl12.
It is possible to notify that the pulse mask is outside the range (so-called outside the pulse mask range).

以上により、入力波形がスレッショルド電圧Ｖ■旧とＶ
　ＴＲ２との範囲を瞬間的にとび出した場合でもＬＥＤ
が点燈するなめ、判定ミスをすることなく、かつ短時間
で判定することができるのである。As a result of the above, the input waveform is set to the threshold voltage V old and V
Even if you momentarily jump out of the range with TR2, the LED
By simply turning on the light, you can make a decision in a short time without making a mistake.

魚曹しと立米 以上説明したように本発明は、ＰＬＬ回路とタロツクジ
ェネレータにより、入力波形の変化に応じてコンパレー
タのスレッショルド電圧を変化させることにより、判定
ミスをすることなく、かつ短時間で判定することができ
るという効果がある。As explained above, the present invention uses a PLL circuit and a tarock generator to change the threshold voltage of the comparator according to changes in the input waveform, thereby eliminating judgment errors and in a short time. This has the effect of being able to be judged.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の実施例によるレベル判定回路の系統図
、第２図はクロックパルスφ１〜φ３を示すタイムチャ
ート、第３図はスレッショルド電圧Ｖ　ＴＨｌ及びＶ　
ＴＨ２の変化を示すタイムチャートである。 主要部分の符号の説明 ２・・・・・・クロックジェネレータ ４・・・・・・イクスクルーシブノア回路８・・・・・
・発光ダイオード １０・・・・・・ＰＬＬ回路 ３１．３２・・・・・・コンパレータFIG. 1 is a system diagram of a level determination circuit according to an embodiment of the present invention, FIG. 2 is a time chart showing clock pulses φ1 to φ3, and FIG. 3 is a diagram showing threshold voltages V THl and V
It is a time chart showing changes in TH2. Explanation of symbols of main parts 2...Clock generator 4...Exclusive NOR circuit 8...
・Light-emitting diode 10...PLL circuit 31.32...Comparator

Claims (1)

【特許請求の範囲】[Claims] （１）入力波形の電圧の各瞬時値が所定電圧範囲の上限
の電圧値と下限の電圧値との間の値を示しているか否か
を判定するレベル判定回路であつて、前記入力波形に応
じた所定のクロックパルスを発生するクロックパルス発
生手段と、前記クロックパルスの立上りの所定時間前の
タイミングで立上り、かつその立下りの所定時間後のタ
イミングで立下る第１のパルスを発生する第１のパルス
発生手段と、前記クロックパルスの立上りの所定時間後
のタイミングで立下り、かつその立下りの所定時間前の
タイミングで立下る第２のパルスを発生する第２のパル
ス発生手段と、前記第１のパルスの波形の変化に応じて
前記上限の電圧値を発生する上限電圧発生手段と、前記
第２のパルスの波形の変化に応じて前記下限の電圧値を
発生する下限電圧発生手段と、前記入力波形の電圧の各
瞬時値と前記上限の電圧値とを比較する第１の比較手段
と、前記入力波形の電圧の各瞬時値と前記下限の電圧値
とを比較する第２の比較手段と、前記第１及び第２の比
較手段の比較結果が不一致を示したときに前記パルス波
形の電圧が所定電圧範囲内であると判定する判定手段と
を有することを特徴とするレベル判定回路。(1) A level determination circuit that determines whether each instantaneous value of voltage of an input waveform indicates a value between an upper limit voltage value and a lower limit voltage value of a predetermined voltage range, a clock pulse generating means for generating a predetermined clock pulse according to the clock pulse; and a first pulse generating means for generating a first pulse that rises at a timing a predetermined time before the rise of the clock pulse and falls at a timing after a predetermined time after the fall of the clock pulse. a second pulse generating means that generates a second pulse that falls at a timing a predetermined time after the rise of the clock pulse and falls at a timing a predetermined time before the fall; upper limit voltage generation means for generating the upper limit voltage value in response to a change in the waveform of the first pulse; and lower limit voltage generation means for generating the lower limit voltage value in response to a change in the waveform of the second pulse. a first comparison means that compares each instantaneous value of the voltage of the input waveform with the upper limit voltage value; and a second comparison means that compares each instantaneous value of the voltage of the input waveform with the lower limit voltage value. A level determination characterized by comprising a comparison means and a determination means for determining that the voltage of the pulse waveform is within a predetermined voltage range when the comparison results of the first and second comparison means show a mismatch. circuit.