JPH01261704A - Programmable controller - Google Patents
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- JPH01261704A JPH01261704A JP9100788A JP9100788A JPH01261704A JP H01261704 A JPH01261704 A JP H01261704A JP 9100788 A JP9100788 A JP 9100788A JP 9100788 A JP9100788 A JP 9100788A JP H01261704 A JPH01261704 A JP H01261704A
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Abstract
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明はプログラマブルコントローラ(以下、pcと略
称する)に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a programmable controller (hereinafter abbreviated as PC).
[従来の技術]
従来、PCは、第3図に示されるように、主電源、解読
部、入出力サ−ビス部等を含むラックL1と、電源、人
出力バッファモジュール、入出力モジュールが装着され
るラックL2.L3、L4、・・・で構成され、各ラッ
クL+ 、L2、L3.L4.・・・は外部入出力バス
によって接続される。そして、ラックL!の入出力サ−
ビス部とラックL2、L8、L4、・・・に装着される
入出力モジュールとのデータの授受はラック毎に装着さ
れる入出力バッファモジュールを介して行なわれる。な
お、第3図は1チャンネル分を示している。[Prior Art] Conventionally, as shown in FIG. 3, a PC is equipped with a rack L1 including a main power supply, a decoding unit, an input/output service unit, etc., and a power supply, a human output buffer module, and an input/output module. Rack L2. It consists of L3, L4, . . . and each rack L+, L2, L3. L4. ... are connected by an external input/output bus. And rack L! input/output service
Data is exchanged between the screw section and the input/output modules installed in the racks L2, L8, L4, . . . via input/output buffer modules installed in each rack. Note that FIG. 3 shows one channel.
従来の入出力バッファモジュールは、第4図に示される
ように、バッファ1、チエツク回路2、入出力バス3、
バッファ4で構成され、入出力バス3のチエツク、即ち
バス3の断線および短絡等がないかどうかを確認する場
合、ラックL、の入出力サ−ビス部から出力された出力
データはバッファ1を経てラック内入出力バス3に入り
、データが該当ラックあての場合に限りチエツク回路2
によってバッファlを経てラックL1の入出力サービス
部にループバックされ、出力データとループバックデー
タの一致/不一致が調べられる。データが該当ラックあ
てでないときにはバッファ4を経て下方ラックへとデー
タが送られ、上述と同様の処理が行なわれる。データを
チエツクした結果が不一致であった場合、バスエラーと
なり1チヤンネル全てサービスがストップする。As shown in FIG. 4, the conventional input/output buffer module includes a buffer 1, a check circuit 2, an input/output bus 3,
When checking the input/output bus 3, that is, checking whether there are any disconnections or short circuits in the bus 3, the output data output from the input/output service section of the rack L is sent to the buffer 1. The input/output bus 3 in the rack is entered through the rack, and the check circuit 2 is sent only when the data is destined for the rack.
The output data is looped back to the input/output service section of the rack L1 via the buffer l, and a match/mismatch between the output data and the loopback data is checked. When the data is not addressed to the rack in question, the data is sent to the lower rack via the buffer 4, and the same processing as described above is performed. If the results of checking the data do not match, a bus error will occur and the service for all channels will be stopped.
[発明が解決しようとする課題]
ところが、上述した従来のPCでは、ラックL1からの
データは上流から下流へとラック内の入出力バス3を必
ず通るため、どのラックでバスエラーが発生したとして
も、エラー発生のラック以後のラックはバスエラーとな
り、サービスを継続したい正常なラックを含めた1チヤ
ンネル全てのサービスが停止するという欠点がある。[Problems to be Solved by the Invention] However, in the conventional PC described above, data from the rack L1 always passes through the input/output bus 3 in the rack from upstream to downstream, so it does not matter in which rack a bus error occurs. However, the racks after the rack where the error occurred will become a bus error, and the service of all channels including the normal racks whose service should be continued will be stopped.
そこで、本発明の目的は、ラック毎の独立したサービス
が実行可能なPCを提供することである。Therefore, an object of the present invention is to provide a PC that can execute independent services for each rack.
[課題を解決するための手段]
本発明のPCは、各ラックの入出力バッファモジュール
を順次接続する外部入出力バスが入出力バッファモジュ
ールにより当該ラックの入出力モジュールのラック内入
出力バスと切り離され、かつ入出力バッファモジュール
の外部入出力バス側の直前で分岐して下位ラックの入出
力バッファモジュールへ接続されている。[Means for Solving the Problems] In the PC of the present invention, the external input/output bus that sequentially connects the input/output buffer modules of each rack is separated from the internal rack input/output bus of the input/output module of the rack by the input/output buffer module. It is branched immediately before the external input/output bus side of the input/output buffer module and connected to the input/output buffer module of the lower rack.
[作用]
本発明は、各ラック間の外部入出力バスを、ラック内入
出力バスを経ずに直接、接続して、バスエラーが発生し
た場合、エラー発生のラックのみを切り離してサービス
をストップするようにし、該ラックのサービスの復帰は
そのラックの電源再投入にて行うようにしたものである
。[Operation] The present invention connects the external input/output bus between each rack directly without going through the internal input/output bus, and when a bus error occurs, disconnects only the rack in which the error has occurred and stops the service. The service of the rack is restored by turning on the power to the rack again.
したがって、バスエラーが発生しているラック以外の正
常なラックのサービスを継続して行うことが可能となり
、バスエラー発生時にはバスエラー発生ラックを切り離
し、電源再投入により復帰するため、誤動作を防止する
ことが可能である。Therefore, it is possible to continue servicing normal racks other than the rack in which the bus error has occurred, and when a bus error occurs, the rack in which the bus error has occurred is disconnected and restored by turning on the power again, thereby preventing malfunctions. Is possible.
[実施例]
次に、本発明の実施例について図面を参照して説明する
。[Example] Next, an example of the present invention will be described with reference to the drawings.
第1図は本発明のPCの一実施例で、入出力バッファモ
ジュールのブロック図、第2図は本実施例におけるバス
チエツク処理のフローチャートである。FIG. 1 shows an embodiment of a PC according to the present invention, and is a block diagram of an input/output buffer module, and FIG. 2 is a flowchart of bus check processing in this embodiment.
本実施例では、上位ラックからの外部入出力バスはバッ
ファ1によりラック内入出力バス3と切り離されるとと
もに、バッファ1の直前で分岐して下位ラックの入出力
バッファモジュールへ接続されており、人出力バッファ
が装着されているラックのみのチエツクを行なうことが
できる。In this embodiment, the external input/output bus from the upper rack is separated from the internal rack input/output bus 3 by buffer 1, and is branched just before buffer 1 and connected to the input/output buffer module of the lower rack. Only racks with output buffers installed can be checked.
次に、本実施例におけるバスチエツク処理を第2図を参
照して説明する。Next, the bus check process in this embodiment will be explained with reference to FIG.
バスチエツクは、ラック番号n=1のラックからラック
毎に実行され(ステップ11.18.19)、バスエラ
ー発生ラックかどうか判断しくステップ12)、・バス
エラー発生ラックでなければパスチエツクを行ない(ス
テップ14)、バスエラーが発生すればサービスNG指
令を出して、サービスをストップさせ(ステップ15.
17)、正常であればサービスOK指令を出す(ステッ
プ15.16)、また、当該ラックにすでにバスエラー
が発生しておれば電源が再投入されたかどうかを調べ(
ステップ13)、電源が再投入されていなければサービ
スNG指令を出しくステップ17)、電源再投入を確認
した場合に限り、バスチエツク正常にてサービスOKを
出しくステップ14〜16)、サービスを再開すること
が可能となる。The bus check is executed for each rack starting from the rack with rack number n=1 (steps 11, 18, 19), and it is determined whether or not the rack has generated a bus error (step 12). If the rack has not generated a bus error, a pass check is performed (step 12). 14) If a bus error occurs, issue a service NG command and stop the service (step 15).
17), if normal, issues a service OK command (step 15.16), and if a bus error has already occurred in the rack, checks whether the power has been turned on again (
Step 13) If the power has not been turned on again, issue a service NG command Step 17) Only if it is confirmed that the power has been turned on again, issue a service OK with a normal bus check Steps 14 to 16) Restart the service It becomes possible to do so.
[発明の効果]
以上説明したように本発明は、各ラック間の外部入出力
バスをラック内入出力バスを介さずに直接、接続するこ
とにより、バスエラーが発生しているラック以外の正常
なラックのサービスをストップすることなく継続するこ
とが可能であり、バスが不安定な状態での誤操作を防止
できるという効果がある。[Effects of the Invention] As explained above, the present invention connects the external input/output buses between each rack directly without going through the internal input/output bus of the rack, so that the racks other than those in which the bus error occurs are normal. It is possible to continue the service of the rack without stopping, and it has the effect of preventing erroneous operation when the bus is unstable.
第1図は本発明のPCの一実施例で、入出力バッファモ
ジュールのブロック図、第2図は本実施例におけるパス
チエツク処理のフローチャート、第3図はPCのシステ
ム構成図、第4図は従来のPCの入出力バッファモジュ
ールのブロック図である。
1・・・バッファ、 2・・・チエツク回路、3・・
・入出力バス、11〜19・・・ステップ。
特許出願人 株式会社安川電機製作所代 埋入 弁理
士 若 林 忠
第1図Fig. 1 is a block diagram of an input/output buffer module of an embodiment of a PC according to the present invention, Fig. 2 is a flowchart of pass check processing in this embodiment, Fig. 3 is a system configuration diagram of the PC, and Fig. 4 is a conventional one. FIG. 2 is a block diagram of an input/output buffer module of the PC. 1...Buffer, 2...Check circuit, 3...
- Input/output bus, 11-19...steps. Patent applicant Yaskawa Electric Manufacturing Co., Ltd. Patent attorney Tadashi Wakabayashi Figure 1
Claims (1)
て構成されるプログラマブルコントローラにおいて、各
ラックの入出力バッファモジュールを順次接続する外部
入出力バスが前記入出力バッファモジュールにより当該
ラックの入出力モジュールのラック内入出力バスと切り
離され、かつ前記入出力バッファモジュールの外部入出
力バス側の直前で分岐して他ラックの入出力バッファモ
ジュールへ接続されていることを特徴とするプログラマ
ブルコントローラ。1. In a programmable controller composed of multiple racks in which input/output modules are installed, an external input/output bus that sequentially connects the input/output buffer modules of each rack is connected to the rack of the input/output module of the rack by the input/output buffer module. A programmable controller characterized in that it is separated from an internal input/output bus, and is branched immediately before the external input/output bus side of the input/output buffer module and connected to an input/output buffer module of another rack.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9100788A JPH01261704A (en) | 1988-04-13 | 1988-04-13 | Programmable controller |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9100788A JPH01261704A (en) | 1988-04-13 | 1988-04-13 | Programmable controller |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01261704A true JPH01261704A (en) | 1989-10-18 |
Family
ID=14014458
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9100788A Pending JPH01261704A (en) | 1988-04-13 | 1988-04-13 | Programmable controller |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01261704A (en) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5476786A (en) * | 1977-11-30 | 1979-06-19 | Hitachi Ltd | Input and output unit of sequence controller |
JPS60169906A (en) * | 1984-02-14 | 1985-09-03 | Yokogawa Hokushin Electric Corp | Programmable controller |
JPH01209502A (en) * | 1988-02-17 | 1989-08-23 | Fuji Electric Co Ltd | Checking device for extension bus of programmable controller |
-
1988
- 1988-04-13 JP JP9100788A patent/JPH01261704A/en active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5476786A (en) * | 1977-11-30 | 1979-06-19 | Hitachi Ltd | Input and output unit of sequence controller |
JPS60169906A (en) * | 1984-02-14 | 1985-09-03 | Yokogawa Hokushin Electric Corp | Programmable controller |
JPH01209502A (en) * | 1988-02-17 | 1989-08-23 | Fuji Electric Co Ltd | Checking device for extension bus of programmable controller |
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