JPH01261018A - Clock skew adjusting circuit between lsis - Google Patents

Abstract

PURPOSE:To adjust the delay time of a clock in the unit of a delay time equivalent to that of a logic element in an LSI by providing an inter-LSI clock skew adjustment circuit in the inside of each LSl. CONSTITUTION:The clock skew between two LSls 11a and 11b is adjusted by selecting a delay signal so that the same timing change is obtained from outputs (6), (16) while varying properly the setting of jumpers of setting circuits 14a, 14b. That is, suppose that the outputs (6), (16) are in the same timing change, then resultingly, a signal (1) is selected as a delay signal of the LSI 11a and a signal (12) is selected. as a delay signal of the LSl 11b. The output (1) of the LSI 11a is delayed while it reaches an output terminal 15a from a selection circuit 13a and the output (12) of the LSI 11b is delayed while it reaches the output terminal from a selection circuit 13b, resulting that the timings are made coincident. Thus, the fine adjustment of clock skew caused by dispersion in the manufacture of the LSIs is attained.

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、ＬＳＩ間クロック・スキュー調整回路、更に
詳細には、同期式論理ＬＳＩを複数搭載したディジタル
電子回路システムにおけるＬＳＩ間クロック・スキュー
調整回路に関する。Detailed Description of the Invention (Industrial Application Field) The present invention relates to an inter-LSI clock skew adjustment circuit, more specifically, an inter-LSI clock skew adjustment circuit in a digital electronic circuit system equipped with a plurality of synchronous logic LSIs. Regarding circuits.

（従来の技術） ＬＳＩ技術は、ＬＳＩの高集積度化、動作速度の高速化
を推進しつつ発展の一途にある。(Prior Art) LSI technology continues to develop as LSIs become more highly integrated and operate at higher speeds.

ところで、このＬＳＩ技術の発展は、ＬＳＩに内蔵され
る論理回路に使用されるゲートの遅延時間に関して言え
ば、益々遅延時間が短縮化される方向にある。そして、
このようにゲートの遅延時間が短縮化されると、これに
伴い、ＬＳＩの動作の実質的な高速化を図るため、ＬＳ
Ｉの同期をとるクロックパルスの周期の短縮化の要求が
生ずる。従って、ＬＳＩ技術は、クロック周期の短縮化
技術の発展があって始めて実質的な発展が果されるので
ある。Incidentally, with the development of LSI technology, the delay time of gates used in logic circuits built into LSIs is becoming increasingly shorter. and,
When the gate delay time is shortened in this way, in order to substantially speed up the operation of the LSI, the LSI
A requirement arises to shorten the period of the clock pulse that synchronizes I. Therefore, LSI technology will not be able to make substantial progress until the technology for shortening the clock cycle is developed.

次に、ゲート遅延時間とクロック周期との関係を第２図
を用いて説明する。第２図は、同期式論理回路の一例を
示す図で、この図において、ｌａ、ｌｂは夫々同期式フ
リップフロップ（ＦＦ）、２はゲート回路である。同期
式ＦＦ１ａ及び１ｂの動作は、外部からのクロックパル
スによって同期される。同期式ＦＦ１ａ及び１ｂへのデ
ータ入力は、このクロックパルスによって制御され、２
つの同期式ＦＦ１ａと１ｂの間のゲート回路２における
データ処理は、クロック周期の間に行なわれる。実際に
は、ゲート回路２におけるゲート遅延時間を考慮して、
クロック周期の長さは、ゲート回路２がクロック周期内
に動作を完了するように選ばれる。従って、ゲート遅延
時間が短縮化すると、これに伴って同期式ＦＦに入力さ
れるクロックパルスの周期も同様に短縮化される宿命に
ある。Next, the relationship between gate delay time and clock period will be explained using FIG. 2. FIG. 2 is a diagram showing an example of a synchronous logic circuit. In this figure, la and lb are synchronous flip-flops (FF), respectively, and 2 is a gate circuit. The operations of the synchronous FFs 1a and 1b are synchronized by external clock pulses. Data input to the synchronous FFs 1a and 1b is controlled by this clock pulse.
Data processing in the gate circuit 2 between the two synchronous FFs 1a and 1b is performed during a clock cycle. Actually, considering the gate delay time in gate circuit 2,
The length of the clock period is chosen such that the gate circuit 2 completes its operation within the clock period. Therefore, if the gate delay time is shortened, the period of the clock pulse input to the synchronous FF is also destined to be shortened accordingly.

ところで、複数の同期式論理ＬＳＩ内部の同期式ＦＦを
、外部からのクロックパルスにより同期して動作させる
場合、各同期式ＦＦに実際に入力されるクロックパルス
はＬＳＩに外部から入力されたクロックパルスにより遅
延する。この遅延の程度は、ＬＳＩの外部と同期式ＦＦ
に至る途中のゲートの種類、負荷の値、配線容量、供給
電圧値９周囲温度、ＬＳＩのばらつき（プロセスばらつ
き）等の様々な要因に依存するため、ＬＳＩ間で一様で
はない。その結果、ＬＳＩ間の遅延時間の差、すなわち
スキューを生じる。このため、各ＬＳＩの同期式ＦＦに
入力されるクロックパルスの遅延時間を一律にするため
、各ＬＳＩにおいてクロックパルスのスキュー調整が行
なわれる。By the way, when synchronous FFs inside a plurality of synchronous logic LSIs are operated in synchronization with clock pulses from the outside, the clock pulses actually input to each synchronous FF are the clock pulses input to the LSI from the outside. Delay due to The degree of this delay is different from that of the external LSI and the synchronous FF.
It is not uniform among LSIs because it depends on various factors such as the type of gate, load value, wiring capacitance, supply voltage value, ambient temperature, and LSI variations (process variations). As a result, a difference in delay time between LSIs, that is, a skew occurs. Therefore, in order to make the delay time of the clock pulses input to the synchronous FFs of each LSI uniform, skew adjustment of the clock pulses is performed in each LSI.

従来、このＬＳＩ間クロック・スキューの調整は、ＬＳ
Ｉの外部に設けたデイレイラインあるいは多段ゲートを
用いて行なっていた。Conventionally, this inter-LSI clock skew adjustment was
This was done using a delay line or multi-stage gate provided outside the I.

第３図は、デイレイラインと多段ゲートの双方を用いた
従来のクロック・スキュー調整回路の一例を示す図面で
ある。この図において、３ａ〜３ｙは夫々同期式ＦＦを
内蔵する同期式論理ＬＳＩ、４　ａ−ａ　ｙ、　５　ａ
〜５　ｙはいずれもスキュー調整回路であり、４８〜４
ｙはデイレイライン、５ａ〜５ｙは多段ゲートで、いず
れもＬＳＩ３ａ〜３ｙの外部に設けられている。６ａ〜
６ｙは遅延時間設定のためのジャンパ回路である。なお
、Ｆ／Ｆは同期式ＦＦを示す。第３図に−示すように、
各ＬＳ　Ｉ　３ａ〜３ｙには、内部の同期式ＦＦをスイ
ッチイングするためのクロックパルスが、外部スキュー
調整回路を介して入力される。FIG. 3 is a drawing showing an example of a conventional clock skew adjustment circuit using both a delay line and a multistage gate. In this figure, 3a to 3y are synchronous logic LSIs each having a built-in synchronous FF, 4 a-a y, 5 a
~5 y are all skew adjustment circuits, 48~4
y is a delay line, and 5a to 5y are multistage gates, both of which are provided outside the LSIs 3a to 3y. 6a~
6y is a jumper circuit for setting delay time. Note that F/F indicates a synchronous FF. As shown in Figure 3,
A clock pulse for switching the internal synchronous FF is input to each LSI 3a to 3y via an external skew adjustment circuit.

そして、この回路におけるスキュー調整は、デイレイラ
イン４ａ〜４ｙ及び多段ゲート５８〜５ｙを用いて次の
ようにして行なわれていた。すなわち、従来はクロック
周期が比較的長いので、ＬＳＩの設計段階での想定値を
参照しである程度の遅延時間を設定した後、電子回路シ
ステムが正常動作していることを設定後に確認する方法
が採用され、ＬＳＩ間の出力クロックを実機において比
較する方法は特に必要な場合にのみ採用される程度であ
った。この場合、デイレイライン４ａ〜４ｙでは、遅延
時間を適宜ジャンパで設定することにより、また多段ゲ
ート５８〜５ｙでは、ゲートの個数の増減により遅延時
間を設定していた。Skew adjustment in this circuit is performed using delay lines 4a to 4y and multistage gates 58 to 5y as follows. In other words, in the past, since the clock cycle was relatively long, there was a method of setting a certain amount of delay time by referring to the assumed value at the LSI design stage, and then confirming that the electronic circuit system is operating normally after the setting. The method of comparing the output clocks between LSIs in an actual device was only used when it was particularly necessary. In this case, the delay times for the delay lines 4a to 4y are set by appropriate jumpers, and the delay times for the multistage gates 58 to 5y are set by increasing or decreasing the number of gates.

遅延時間の設定は、デイレイライン４８〜４ｙでは５ｎ
ｓ程度（最近では２ｎｓ程度のものもある）の単位で、
また多段ゲート５では２ｎｓ程度の単位で行なうことが
できる。The delay time setting is 5n for delay lines 48 to 4y.
In units of about s (recently, there are some about 2 ns),
Further, in the multi-stage gate 5, it can be performed in units of about 2 ns.

（発明が解決しようとする課題） しかしながら、従来のＬＳＩ間クロック・スキュー調整
回路は、遅延時間の設定の幅が粗いため、更にクロック
周期が短縮化した場合には、実際上スキュー調整が行え
ないという問題があった。(Problem to be solved by the invention) However, since the conventional inter-LSI clock skew adjustment circuit has a coarse delay time setting range, it is practically impossible to perform skew adjustment when the clock period is further shortened. There was a problem.

すなわち、クロック周期の短縮化に伴ないＬＳＩ間のス
キュー調整を適確に行なうためには遅延時間の微調整が
必要となる。この場合にはデイレイラインや多段ゲート
による調整のほかに、更に遅延時間の微調整方法として
ゲート間の配線長（遅延時間６　ｎｓ／ｍ程度）を調整
する方法を併用する方法が考えられる。しかし、前２者
だけでは調整幅が粗いため微調整は行えないし、配線長
を変える方法はいわば姑息な方法であって、たとえある
程度の調整が行えたとしても同様の調整をＬＳＩごとに
行うことは実際上困難である。しかもより一層クロック
周期が短縮化した場合には、従来の調整回路の単なる組
合わせあるいは変更程度では、スキュー調整を行うこと
はできない。That is, in order to accurately adjust the skew between LSIs as the clock cycle is shortened, it is necessary to finely adjust the delay time. In this case, in addition to the adjustment using delay lines and multi-stage gates, it is possible to use a method of adjusting the wiring length between gates (delay time of about 6 ns/m) as a method for finely adjusting the delay time. However, using the first two methods alone cannot make fine adjustments because the adjustment range is coarse, and changing the wiring length is a palliative method, so even if adjustments can be made to a certain extent, the same adjustments must be made for each LSI. is difficult in practice. Moreover, when the clock cycle becomes further shortened, skew adjustment cannot be performed simply by combining or modifying conventional adjustment circuits.

また、従来のＬＳＩ間クロック・スキュー調整回路はＬ
ＳＩの外部付加回路であるため、ＬＳＩ化によるハード
量の削減の効果を半減してしまうという欠点がある。In addition, the conventional inter-LSI clock skew adjustment circuit
Since it is an externally added circuit to the SI, it has the disadvantage that the effect of reducing the amount of hardware by implementing an LSI is halved.

本発明は、ＬＳＩのクロック周期が今後更に短縮化して
もＬＳＩの製造ばらつき等に起因するクロック・スキュ
ーの微調整を行うことができ、しかもクロック・スキュ
ー調整のためのＬＳＩの外部付加回路量を減らすことが
できるＬＳＩ間クロック・スキュー調整回路を提供する
ことを目的とする。The present invention makes it possible to fine-tune clock skews caused by manufacturing variations in LSIs even if the clock cycle of LSIs becomes further shortened in the future. An object of the present invention is to provide an inter-LSI clock skew adjustment circuit that can reduce clock skew.

（課題を解決するための手段） 本発明は、複数の同期式論理ＬＳＩを搭載したディジタ
ル電子回路システムのＬＳＩ間クロック・スキュー調整
回路において、クロック入力信号を少しずつ遅延させた
遅延信号の生成回路とこの遅延信号の選択回路とを前記
各ＬＳＩの内部に設け、この遅延信号を選択するための
設定回路を前記各ＬＳＩの外部に夫々設け、選択された
選択信号の出力端子を前記各ＬＳＩに設け、前記出力端
子に出力される遅延信号のクロック入力信号からの遅延
時間が、前記各ＬＳＩ間で一致するように前記遅延信号
を選択できるようにしたことを特徴とするＬＳＩ間クロ
ック・スキュー調整回路である。(Means for Solving the Problems) The present invention provides a delay signal generation circuit that delays a clock input signal little by little in an inter-LSI clock skew adjustment circuit of a digital electronic circuit system equipped with a plurality of synchronous logic LSIs. and a selection circuit for this delayed signal are provided inside each LSI, a setting circuit for selecting this delayed signal is provided outside each LSI, and an output terminal for the selected selection signal is provided in each LSI. inter-LSI clock skew adjustment, characterized in that the delay signal can be selected so that the delay time from the clock input signal of the delay signal output to the output terminal is the same between the LSIs. It is a circuit.

（作用） 本発明においては、遅延時間の生成回路等のスキュー調
整回路の要部をＬＳＩ内部に設けたので、スキュー調整
回路とＬＳＩを合せたＬＳＩのいわば実質的な大きさの
小型化を図ることができる。(Function) In the present invention, since the main parts of the skew adjustment circuit, such as the delay time generation circuit, are provided inside the LSI, it is possible to substantially reduce the size of the LSI, which is the combination of the skew adjustment circuit and the LSI. be able to.

しかし、スキュー調整回路のＬＳＩ化による利点はこれ
にとどまらない。遅延時間の生成回路のＬＳＩ化は、例
えば遅延信号の遅延時間をＬＳＩ内部ゲートの０．６ｎ
ｓ程度にまで短縮する。従って、この幅でのスキュー調
整を可能にする。しかも、ＬＳＩ技術の発展によりＬＳ
Ｉ内のゲート遅延時間が短縮化された場合には、これと
共に遅延信号の生成回路の前記遅延時間も同様に短縮化
されるので、常に究極的なレベルでの微調整が可能とな
る。However, the advantages of incorporating the skew adjustment circuit into an LSI are not limited to this. For example, when implementing the delay time generation circuit into an LSI, the delay time of the delay signal can be reduced to 0.6n of the LSI internal gate.
Shorten it to about s. Therefore, skew adjustment within this width is possible. Moreover, with the development of LSI technology, LS
When the gate delay time in I is shortened, the delay time of the delay signal generation circuit is also shortened, so that fine adjustment at the ultimate level is always possible.

更に、本発明のＬＳＩ間クロック・スキュー調整回路は
、実機上でスキュー調整を行えるように構成されており
、各ＬＳＩの遅延信号をその出力端子により確認し、比
較しながら調整できるため、調整が簡易である。Furthermore, the inter-LSI clock skew adjustment circuit of the present invention is configured to be able to perform skew adjustment on the actual device, and the delay signals of each LSI can be checked and compared through their output terminals, making adjustments possible. It's simple.

なお、選択回路は遅延信号を選択するためのもので、前
記遅延信号の生成回路と同様にＬＳＩ化されている。遅
延信号の選択は、ＬＳＩの外部に設けた設定回路により
行うことができる。Note that the selection circuit is for selecting a delayed signal, and is implemented in an LSI like the delay signal generation circuit. Selection of the delay signal can be performed by a setting circuit provided outside the LSI.

（実施例） 以下、本発明の実施例を図面と共に説明する。(Example) Embodiments of the present invention will be described below with reference to the drawings.

第１図は、本発明のＬＳＩ間クワクロックキュー調整回
路の一実施例を示す図面である。この図において、ｌｌ
ａ〜１１ｙは夫々本発明回路を組込んだ同期式論理ＬＳ
Ｉ、１２ａ〜１２ｙは遅延信号生成回路、１３ａ〜１３
ｙは遅延信号の選択回路、１４ａ〜１４３／は遅延信号
の設定回路、１５ａ〜１５ｙは選択された遅延信号の出
力端子である。また、２１はクロックパルス、２２ａ　
〜２２ｙ、２３ａ　〜２３ｙは、ＬＳＩ内の論理回路の
同期式ＦＦを示す。クロックパルス２１は、ゲートを介
してＬＳＩの遅延信号生成回路１２ａ−１２ｙに入力さ
れる。遅延信号生成回路１２ａ−１２ｙは、例えば、ゲ
ートを直列に配設したものが使用でき、各ゲートの出力
は、それぞれのゲート遅延時間分だけ後段にゆく程遅れ
ている。そして、夫々のゲートからのこの遅延信号は、
論理回路よりなる各選択回路１３ａ〜１３ｙに入力され
ている。選択回路１３ａ〜１３ｙの出力は、夫々出力端
子１５ａ〜１５３／にゲートを介して取り出せるように
なっている。遅延信号の選択は、設定端子゛に接続され
た設定回路１４ａ〜１４ｙにおいて、例えばジャンパ設
定によって行なうことができる。このようにして選択さ
れた遅延信号が各出力端子１５ａ＝１５Ｙに出力される
と共に、同期式ＦＦ２２ａ〜２２ｙ、２３ａ〜２３ｙに
入力される。FIG. 1 is a drawing showing an embodiment of an inter-LSI quad clock queue adjustment circuit of the present invention. In this figure, ll
a to 11y are synchronous logic LSs each incorporating the circuit of the present invention.
I, 12a to 12y are delay signal generation circuits, 13a to 13
y is a delay signal selection circuit, 14a to 143/ are delay signal setting circuits, and 15a to 15y are output terminals of the selected delay signal. Further, 21 is a clock pulse, 22a
~22y, 23a ~23y indicate synchronous FFs of logic circuits within the LSI. The clock pulse 21 is input to the LSI delay signal generation circuits 12a-12y via gates. The delayed signal generation circuits 12a to 12y may have gates arranged in series, for example, and the output of each gate is delayed by the delay time of each gate toward the subsequent stage. And this delayed signal from each gate is
The signal is input to each selection circuit 13a to 13y made up of a logic circuit. The outputs of the selection circuits 13a to 13y can be taken out to output terminals 15a to 153/, respectively, via gates. Selection of the delay signal can be performed, for example, by setting jumpers in the setting circuits 14a to 14y connected to the setting terminals. The delay signals selected in this way are output to each output terminal 15a=15Y, and are also input to the synchronous FFs 22a to 22y and 23a to 23y.

次に、本発明のＬＳＩ間クロック・スキュー調整回路に
おけるスキュー調整方法を、第１図のａ、ｂ２個のＬＳ
Ｉ　［ＬＳＩ　（ａ）、ＬＳＩ（ｂ）という］よりなる
ディジタル電子回路システムを例に説明する。Next, the skew adjustment method in the inter-LSI clock skew adjustment circuit of the present invention will be described.
A digital electronic circuit system consisting of I [LSI (a) and LSI (b)] will be explained as an example.

第４図は、このシステムの概略構成図であって、図にお
いて、■〜■及び■〜０は夫々遅延信号生成回路１２ａ
及び１２ｂの各ゲート出力、■及び■は選択回路１３ａ
及び１３ｂの出力、■及び■は出力端子１５ａ及び１５
ｂの出力を示す。FIG. 4 is a schematic configuration diagram of this system.
and each gate output of 12b, ■ and ■ are selection circuit 13a
and 13b outputs, ■ and ■ are output terminals 15a and 15
The output of b is shown.

その他の符号は、第１図と同じ意味を示す。また、今、
２つのＬＳＩ　（ａ）、”　（ｂ）＜７）クロックタイ
ミングは、第５図に示すようになっているとする。すな
わち、クロックパルス２１に比べ、ゲート出力■〜■、
■〜■はこの順に少しずつ遅延している。そして、その
程度は、ＬＳＩ（ａ）の方が大きいとする。Other symbols have the same meanings as in FIG. Also, now,
Assume that the clock timings of the two LSIs (a), " (b) < 7) are as shown in FIG. 5. That is, compared to the clock pulse 21, the gate outputs
■~■ are delayed little by little in this order. It is assumed that this degree is greater for LSI (a).

この２つのＬＳＩ　（ａ）、（ｂ）間のクロック・スキ
ュー調整は、当該ＬＳＩそのもの（実物）を用いて、設
定回路１４ａ、１４ｂのジャンパ設定を適宜変えながら
出力■及び■を見て共に同一変化タイミングになるよう
に遅延信号を選択することにより行なうことができる。To adjust the clock skew between these two LSIs (a) and (b), use the LSI itself (actual product), change the jumper settings of the setting circuits 14a and 14b as appropriate, and check the outputs ■ and ■ to ensure that they are the same. This can be done by selecting the delay signal so as to match the timing of the change.

すなわち、今、このような調整の結果、■及び■が同一
変化タイミングになったとする。このときのＬＳＩ　　
（ａ）の遅延信号としては、結果的には■が、ＬＳＩ（
ｂ）の遅延信号としては、結果的には＠が選択されてい
る。ＬＳＩ　　（ａ）の出力■が選択回路１３ａから出
力端子１５ａに至る間に遅延し、ＬＳＩ（ｂ）の出力＠
が選択回路１３ｂから出力端子１５ｂに至る内に遅延し
た結果タイミングが一致したことになる。That is, now suppose that as a result of such adjustment, ■ and ■ have the same change timing. LSI at this time
As a result, ■ is the delayed signal in (a), and LSI (
As a result, @ is selected as the delayed signal in b). The output of LSI (a) is delayed while reaching the output terminal 15a from the selection circuit 13a, and the output of LSI (b) @
As a result, the timings are coincident as a result of the delay before reaching the output terminal 15b from the selection circuit 13b.

（発明の効果） 以上詳細に説明したように、本発明によれば、ＬＳＩ間
クロック・スキュー調整回路を各ＬＳＩ内部に設けたの
で、クロックの遅延時間の調整をＬＳＩ内の論理素子と
同等の遅延時間単位で行なうことができ、クロック周期
の短縮化に伴なうクロック・スキュー調整の困難を解消
することができる。(Effects of the Invention) As described in detail above, according to the present invention, since the inter-LSI clock skew adjustment circuit is provided inside each LSI, the clock delay time can be adjusted in the same way as the logic element in the LSI. This can be done in units of delay time, and it is possible to solve the difficulty of clock skew adjustment that accompanies shortening of the clock cycle.

また、ＬＳＩ間クロック・スキュー調整回路を各ＬＳＩ
内部に設けたので、調整用入力端子（設定回路）にレベ
ル設定するだけで調整を行なうことができ、従来のデイ
レイライン、多段ゲートのような特別の外部付加回路が
不要となり、ＬＳＩ化によるハード量減少効果を大きな
ものとすることができる。In addition, the inter-LSI clock skew adjustment circuit is connected to each LSI.
Since it is installed internally, adjustments can be made simply by setting the level to the adjustment input terminal (setting circuit), eliminating the need for special external additional circuits such as conventional delay lines and multi-stage gates, and reducing the need for hardware using LSI. The amount reduction effect can be increased.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明のＬＳＩ間クロック・スキュー調整回路
の一実施例の回路図、第２図は同期式論理回路の一例を
示す図、第３図は従来のＬＳＩ間クロック・スキュー調
整回路、第４図は２個のＬＳＩよりなるディジタル電子
回路システムの概略構成図、第５図は第４図の２つのＬ
ＳＩのクロックタイミングチャートである。 １１ａ〜１１ｙ・・・同期式論理ＬＳＩ。 １２ａ−１２ｙ・・・遅延信号生成回路、１３ａ〜１３
ｙ・・・遅延信号選択回路、１４ａ〜１４ｙ・・・遅延
信号設定回路。 特許出願人　沖電気工業株式会社 同期式シ釦！回路の一例を示す図 第２図FIG. 1 is a circuit diagram of an embodiment of the inter-LSI clock skew adjustment circuit of the present invention, FIG. 2 is a diagram showing an example of a synchronous logic circuit, and FIG. 3 is a conventional inter-LSI clock skew adjustment circuit. Figure 4 is a schematic configuration diagram of a digital electronic circuit system consisting of two LSIs, and Figure 5 is a diagram of the two LSIs in Figure 4.
It is a clock timing chart of SI. 11a to 11y...Synchronous logic LSI. 12a-12y...delay signal generation circuit, 13a-13
y: Delayed signal selection circuit, 14a to 14y: Delayed signal setting circuit. Patent applicant Oki Electric Industry Co., Ltd. Synchronous button! Figure 2 shows an example of the circuit.

Claims (1)

【特許請求の範囲】 　複数の同期式論理ＬＳＩを搭載したディジタル電子回
路システムのＬＳＩ間クロック・スキュー調整回路にお
いて、 クロック入力信号を少しずつ遅延させた遅延信号の生成
回路とこの遅延信号の選択回路とを前記各ＬＳＩの内部
に設け、 この遅延信号を選択するための設定回路を前記各ＬＳＩ
の外部に夫々設け、 選択された選択信号の出力端子を前記各ＬＳＩに設け、 前記出力端子に出力される遅延信号のクロック入力信号
からの遅延時間が、前記各ＬＳＩ間で一致するように前
記遅延信号を選択できるようにしたことを特徴とするＬ
ＳＩ間クロック・スキュー調整回路。[Claims] In an inter-LSI clock skew adjustment circuit of a digital electronic circuit system equipped with a plurality of synchronous logic LSIs, there is provided a delay signal generation circuit that delays a clock input signal little by little, and a selection circuit for this delay signal. is provided inside each of the LSIs, and a setting circuit for selecting this delayed signal is provided in each of the LSIs.
an output terminal for the selected selection signal is provided in each of the LSIs, and the delay time from the clock input signal of the delay signal output to the output terminal is the same between the LSIs. L characterized by being able to select a delayed signal.
Inter-SI clock skew adjustment circuit.