JPH01260528A - State transition device - Google Patents

Abstract

PURPOSE:To shorten the maximum delay time of a combination circuit by using output to the outside also as internal output used as a state. CONSTITUTION:The title device is constituted of the combination circuit 11, a register 12 which holds input to the combination circuit 11 for a constant period, a register 13 which holds the output for the constant period, and the internal output 14 used as the state. And the combination circuit 11 is formed by at least one or more output among the output issued from the combination circuit 11 to the outside and the input from the outside. Thus, since the output to the outside is used also as the internal output used as the state, a circuit scale can be reduced essentially than circuit constitution in which respective output exists separately, and the maximum delay time (taumax) can be shortened.

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、非常に有効なデータ処理装置である状態遷移
装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to state transition devices, which are highly effective data processing devices.

従来の技術 第３図及び第４図は、従来の状態遷移装置の構成を示す
ものてあり、３１または４１は与えられた入力によって
出力が決まる回路（第３図の３１は組合せ回路、第４図
の４１はＡＮＤアレイ、ＯＲアレイから成るＰＬＡで構
成。）である。３２゜３３．４２．４３は、入力及び出
力の値を一定期間保持するレジスタ３４．４４は状態と
して用いられる内部出力である。BACKGROUND ART FIGS. 3 and 4 show the configuration of a conventional state transition device, in which 31 or 41 is a circuit whose output is determined by the input input (31 in FIG. 3 is a combinational circuit; 41 in the figure is composed of a PLA consisting of an AND array and an OR array. 32.33.42.43 is a register 34.44 which holds input and output values for a certain period of time, and is an internal output used as a state.

以上のように構成された従来の状態遷移装置においては
、第５図のり、ロックφ１力ｊ°“１′′　（高電位）
のとき、組合せ回路（或はＰＬＡ）は、外部からの入力
（Ｘ　（０１，Ｘ、（＋））と、状態として用いられる
内部入力（５ｔ（０）、　５ｔ（１））を取り入れる。In the conventional state transition device configured as described above, the glue and lock φ1 force j° "1'' (high potential) shown in FIG.
When , the combinational circuit (or PLA) takes in external inputs (X (01, X, (+)) and internal inputs (5t(0), 5t(1)) used as states.

このとき、これらの入力がδだけの時間を要して内部回
路に記憶され、さらにその後τｍａｘだけがかって処理
される。第５図において、ｔφｌ後のｔ、＋２は、φＩ
　とφ２が同時に°“１′とならない為の非重複区間で
あり、次にクロックφ２が“１゛となると、外部への出
力（、ｙｔ（ｏ、）、　Ｙ、（１））と、状態として用
いられる内部出力（Ｓ１＋１（０）。At this time, these inputs are stored in the internal circuit for a time of δ, and then processed only by τmax. In FIG. 5, t, +2 after tφl is φI
This is a non-overlapping interval so that φ2 and φ2 do not become ``1'' at the same time. Next, when clock φ2 becomes ``1'', the output to the outside (, yt (o,), Y, (1)) and the state Internal output (S1+1(0)) used as

Ｓ工。、（＋））が出力される。状態がｔ＋１という添
字になっているのは、これらの状態は次のクロック周期
で使われるからである。また、出力はｔφ２の期間に出
力されるから、１ｍ２Ｘの終了時刻はｔφ２の終る時刻
よりある程度前になければならない。このφ２の立ち下
がり前のしばらくの間は、回路か電気的な遷移をしない
安定状態で、１ｐ　（プリセット時間）で表している。S engineering. , (+)) are output. The states are subscripted t+1 because these states will be used in the next clock period. Furthermore, since the output is output during the period tφ2, the end time of 1m2X must be some time before the end time of tφ2. For a while before this fall of φ2, the circuit is in a stable state with no electrical transition, and is expressed as 1p (preset time).

（参考。(reference.

ＶＬＳ　Ｉ設計入門　松山、冨沢著　共立出版株式発明
が解決しようとする課題 上記に述へたように、クロックの周期は、Ｔ　−δ　−
＋−Ｔｏ、　　　＋　　ｔ　　ｐ　　＋　　ｔＨである
。このことから、システムの高速化のためには、同し論
理出力を得るいくつかの構成のうち、τｍａｘがなるへ
く小さい回路を用いることと、内部回路へ到着する入力
信号のばらつきによる悪影響を防げる程度にｔ２＋を短
くすることが必要である。Introduction to VLS I Design Written by Matsuyama and Tomizawa Kyoritsu Publishing Issues to be solved by the stock invention As mentioned above, the clock period is T −δ −
+-To, +tp+tH. From this, in order to speed up the system, it is necessary to use a circuit with a smaller τmax among several configurations that obtain the same logical output, and to avoid the negative effects of variations in the input signals arriving at the internal circuits. It is necessary to shorten t2+ to the extent that this can be prevented.

しかしなから、」−記のような構成では、外部への出力
と状態として用いられる内部出力が、それぞれ別々に存
在するため、回路規模が大きくなり、特にＰ　Ｌ　Ａて
構成された回路の場合は、回路のレイアウト面積が大き
くなって、τ、、２、期間の短縮化という点において、
問題を有していた。However, in the configuration described above, the output to the outside and the internal output used as the status are separate, so the circuit scale becomes large, especially in the case of a circuit configured with PLA. As the circuit layout area increases, τ,,2,in terms of shortening the period.
I had a problem.

本発明はかかる点に鑑み、よりτｍａｘ期間を短縮化で
きろ回路構成を持つ状態遷移装置の提供を目的とする。In view of this point, it is an object of the present invention to provide a state transition device having a circuit configuration that allows the τmax period to be further shortened.

課題を解決するための手段 本発明は組合せ回路から外部・＼の出力が出され、前記
出力のうちの少なくとも１つ以上の出力と、夕）部から
の入力を、前記組合ぜ回路の入力とする状態遷移装置で
ある。Means for Solving the Problems In the present invention, external outputs are output from a combinational circuit, and at least one of the outputs and an input from the output are input to the combinational circuit. This is a state transition device.

作用 本発明は前記したＨｒｉ成により、外部への出力か状態
として用いられる内部出力を兼ねろ場合、明らかにそれ
ぞれの出力か別・７に存在する回路構成よりも回路規模
か小さくなり、そのため最大遅延時間（τ１ｌ１２ｘ）
の期間か短縮できる。Effects of the present invention Due to the above-mentioned Hri configuration, when the output to the outside or the internal output used as the status is used, the circuit size is clearly smaller than the circuit configuration existing in each output or separate section 7, and therefore the maximum Delay time (τ1l12x)
period can be shortened.

また、外部への出力か決まった後、状態とじて用いられ
る内部出力を決めるという場合も、外部への出力を決め
る回路に、内部出力を決定する要素が入らないので回路
規模を小さくすることができ、同様にτｎｌ　２　Ｘの
期間が短縮できる。これは、特に回路がＰＬＡにより構
成された回路である場合、レイアウト面積をも小さ（コ
ンパクトにすることかできる。Also, when determining the internal output to be used as a state after deciding whether to output to the outside, the circuit size can be reduced because the element that determines the internal output is not included in the circuit that determines the external output. Similarly, the period of τnl 2 X can be shortened. This also allows the layout area to be made smaller (more compact), especially when the circuit is constructed of PLA.

実施例 第１図は、本発明の第１の実施例における状態遷移装置
の構成図を示すものである。第１図において、１１は組
合せ回路、１２はこの組合せ回路１１への入力を一定期
間保持するレジスタ１３は出力を一定期間保持するレジ
スタ、１４は状態として用いられる内部出力である。Embodiment FIG. 1 shows a configuration diagram of a state transition device in a first embodiment of the present invention. In FIG. 1, 11 is a combinational circuit, 12 is a register that holds the input to the combinational circuit 11 for a certain period of time, and a register 13 is a register that holds the output for a certain period of time, and 14 is an internal output used as a state.

以上のように構成された本実施例の状態遷移装置におい
ては、第５図のクロックφＩが“］”（高電位）のとき
、組合せ回路１１は、外部からの入力〔Ｘｔ（０）、Ｘ
ｔ（１）〕と、状態として用いられる内部人力（Ｓｔ（
０）、　Ｓｔ（＋））を取り入れる。これらの入力がδ
だけの時間を要してレジスタ１２に記憶され、さらにそ
の後τ、３、だけかか−、で処理される。次にクロック
φ２か“１“°となると、外部・＼の出力［：Ｙｌ（Ｑ
）、Ｙｌ（”））　　（この場合は、状態として用いら
れる内部出力〔５ｔＨＴ（０）。In the state transition device of this embodiment configured as described above, when the clock φI in FIG. 5 is "]" (high potential), the combinational circuit 11 receives external inputs [
t(1)] and internal human power (St(
0), St(+)). These inputs are δ
The data is stored in the register 12 in a time period of τ,3, and then processed in steps τ, 3, and . Next, when the clock φ2 becomes “1”°, the external ＼ output [:Yl(Q
), Yl(”)) (In this case, the internal output [5tHT(0).

Ｓ、＋Ｔ（＋１）を兼ねる。）が出力される。、以」二
のように本実施例によれば、外部への出力か状態として
用いられる内部出力を兼ねるので、それらを別々に有す
る回路に比へて、回路規模が小さくなり、特に、回路か
ＰＬＡて構成される場合、回路のレイアウト面積か小さ
くなって、そのために組合せ回路１１の最大遅延時間τ
ｍａｘを短縮することができる。Also serves as S and +T (+1). ) is output. , as described in ``2'', according to this embodiment, since it serves as both an external output and an internal output used as a state, the circuit scale is smaller compared to a circuit that has these separately. When configured with PLA, the layout area of the circuit becomes smaller, and therefore the maximum delay time τ of the combinational circuit 11 becomes smaller.
max can be shortened.

第２図は本発明の第２の実施例における状態遷移装置の
構成図を示すものである。第２図において、２１は組合
ぜ回路、２２はこの組合せ回路２１への外部からの入力
を一定期間保持するレジスタ、２３は出力を一定期間保
持するレジスタ、２４は外部への出力から、状態として
用いられる内部出力を決める組合せ回路、２５は内部出
力を一定期間保持するレジスタ、２６は内部入力を一定
期間保持するレジスタ、２７は状態として用いられる内
部出力である。FIG. 2 shows a configuration diagram of a state transition device in a second embodiment of the present invention. In FIG. 2, 21 is a combinational circuit, 22 is a register that holds the external input to this combinational circuit 21 for a certain period of time, 23 is a register that holds the output for a certain period of time, and 24 is the state from the external output. A combinational circuit determines the internal output to be used, 25 is a register that holds the internal output for a certain period of time, 26 is a register that holds the internal input for a certain period of time, and 27 is an internal output that is used as a state.

以上のように構成された本発明の第２の実施例の状態遷
移装置においては、第６図のクロックφＩが“１′′の
とき、組合せ回路２１は、外部からの入力［Ｘ、（０）
、　Ｘｌ（＋）］と、状態として用いられる内部人力［
５１（０）、　３．（１））を取り入れる。これらの入
力がδＩだけの時間を要してレジスタ２２及びレジスタ
２４に記憶され、その後τ１ｍａｘだけかかって処理さ
れて外部への出力［Ｙｔ（０）　、　Ｙ、（＋）　］が
出力される。それと同時に、外部への出力は組合せ回路
２４に入力されてτ２ｍａｘだけかかって処理される。In the state transition device of the second embodiment of the present invention configured as described above, when the clock φI in FIG. )
, Xl(+)] and internal human power [
51(0), 3. Incorporate (1)). These inputs are stored in the registers 22 and 24, taking a time of δI, and then processed in a time of τ1max, and are outputted to the outside [Yt(0), Y, (+)]. At the same time, the output to the outside is input to the combinational circuit 24 and processed by τ2max.

次にクロックφ２が°“１゛となると、状態として用い
られる内部出力（Ｓ、、（０）　、　３　、＋１（’Ｉ
　）　）がレジスタ２５に記憶され、次のサイクルでの
内部入力として利用される。Next, when the clock φ2 becomes ``1'', the internal output (S, , (0), 3, +1('I
) ) is stored in the register 25 and used as an internal input in the next cycle.

以上のように本発明の第２の実施例によれば、外部への
出力を決める回路に、状態として用いられる内部出力を
決める要素゛が入らないので、外部への出力及び内部出
力を別々に有する回路に比べて、回路規模か小さくなり
、特に、回路がＰＬＡて構成される場合、回路のレイア
ウト面積が小さ（なって、そのために組合せ回路２１の
最大遅延時間τｍａｘを短縮することかできる。As described above, according to the second embodiment of the present invention, the circuit that determines the output to the outside does not include the element that determines the internal output used as the state, so the output to the outside and the internal output are separately determined. In particular, when the circuit is constructed of PLA, the layout area of the circuit is small (as a result, the maximum delay time τmax of the combinational circuit 21 can be shortened).

なお、本発明の第１及び第２の実施例においては、外部
からの入力及び出力、状態として用いられる内部出力（
内部入力）をそれぞれ２ビツトずつとしたが、これに限
るものではなく、また構成も本実施例だけに限らない。Note that in the first and second embodiments of the present invention, external inputs and outputs, and internal outputs (
Although the internal inputs are 2 bits each, the present invention is not limited to this, and the configuration is not limited to this embodiment.

発明の詳細 な説明したように、本発明によれば、外部への出力が状
態として用いられる内部出力を兼ねること、或いは、外
部への出力を決める回路に状態として用いられる内部出
力を決める要素が入らないことにより、外部への出力を
決める回路の規模、そして状態遷移機械そのものの規模
を小さくすることとなり、特に回路がＰＬＡにより構成
される回路である場合は、回路のレイアウト面積を小さ
くすることができる。即ち、回路の最大遅延時間τｍａ
ｘを短縮することができるので、よりシステムの高速化
、コンパクト化を図るという点てその実用的効果は非常
に大きい。As described in detail, according to the present invention, the output to the outside also serves as the internal output used as the state, or the circuit that determines the output to the outside includes an element that determines the internal output used as the state. By not entering the circuit, the scale of the circuit that determines the output to the outside and the scale of the state transition machine itself can be reduced, and especially if the circuit is made of PLA, the layout area of the circuit can be reduced. I can do it. That is, the maximum delay time τma of the circuit
Since x can be shortened, the practical effect is very large in that the system can be made faster and more compact.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明における第１実施例の状態遷移装置のブ
ロック図、第２図は本発明における第２実施例の状態遷
移装置のブロック図、第３図及び第４図は従来の状態遷
移装置のブロック図、第５図は本発明の第１実施例と従
来例に用いる２相のクロックと処理のタイミングを示す
タイミングチャート図、第６図は本発明の第２実施例に
用いる２相クロツクと処理のタイミングを示すタイミン
グチャート図である。 １１・・・・・・組合せ回路、１２．Ｌ３・・・・・・
レジスタ、］４・・・・・・状態として用いられる内部
出力。 代理人の氏名　弁理士　中尾敏男　はか１名ぐ　　　　
　　　　　　　寸 飄 城　　　　　　　　　べ 六FIG. 1 is a block diagram of a state transition device according to a first embodiment of the present invention, FIG. 2 is a block diagram of a state transition device according to a second embodiment of the present invention, and FIGS. 3 and 4 are diagrams of a conventional state transition device. A block diagram of the device, FIG. 5 is a timing chart showing the two-phase clock and processing timing used in the first embodiment of the present invention and the conventional example, and FIG. 6 is a two-phase clock diagram used in the second embodiment of the present invention. FIG. 4 is a timing chart diagram showing clocks and processing timing. 11...Combination circuit, 12. L3...
Register, ]4... Internal output used as status. Name of agent: Patent attorney Toshio Nakao
Sunpei Castle Beroku

Claims (2)

【特許請求の範囲】[Claims] （１）組合せ回路から外部への出力が出され、前記出力
のうちの少なくとも１つ以上の出力と、外部からの入力
を前記組合せ回路に入力することを特徴とする状態遷移
装置。(1) A state transition device characterized in that a combinational circuit outputs an output to the outside, and at least one of the outputs and an input from the outside are input to the combinational circuit. （２）第１の組合せ回路から外部への出力が出され、前
記出力のうちのいくつかの出力が第２の組合せ回路に入
力されて、前記第２の組合せ回路が状態として用いられ
る内部出力を出力し、外部からの入力と前記第２の組合
せ回路の出力を、前記第１の組合せ回路に入力すること
を特徴とする状態遷移装置。(2) An internal output where a first combinational circuit outputs an output to the outside, some of the outputs are input to a second combinational circuit, and the second combinational circuit is used as a state. , and inputs an input from the outside and an output of the second combinational circuit to the first combinational circuit.