JPH01258169A - Shared memory address designating system - Google Patents

Abstract

PURPOSE:To arbitrarily designate a memory address area common to a local processor and a system processor on a main memory by sending upper bits having a certain width from an address latch circuit and sending the other lower bits from an address bus circuit of the local processor. CONSTITUTION:When a local processor 10 will access the main memory through common busses 11, 12, and 13, the address is sent from the address bus of the local processor 10 itself to lower bits of an address bus 13 of the system bus and address information is sent to the other lower address bits of the system bus from a separately provided address latch circuit 6. Thus, the memory address area common to the local processor and the system processor is arbitrarily designated on the main memory though the number of address bits of the local processor is smaller than that of the system processor.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロプロセッサの応用システムに係シ、特
に、共有バスによシ複数のマイクロプロセッサが主メモ
リの共有メモリアドレスを介し情報交換を行うための共
有メそりのアドレス指定方式に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a microprocessor application system, and more particularly, to a shared bus system in which a plurality of microprocessors exchange information via shared memory addresses in a main memory. This paper relates to a shared memory addressing scheme for

〔従来の技術〕[Conventional technology]

従来のメモリアドレス設定方式は、例えば特開昭６１−
２０６０６６号公報に記載されている様に、予め固定的
に、あるい扛システムプロセッサが必要に応じローカル
プロセッサに伝達する方法で、システムの共有メモリの
アドレスをローカル・プロセッサが認知してお〕、これ
にもとづいて共用メ七すへのアクセスを行なっている。The conventional memory address setting method is, for example, disclosed in Japanese Patent Application Laid-Open No. 1986-
As described in Japanese Patent No. 206066, the local processor recognizes the address of the shared memory of the system either fixedly in advance or by a method in which the system processor transmits it to the local processor as necessary. Based on this, access to the shared menu is performed.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

上記従来技術線、ローカルプロセッサが主メモリをアク
セスするに際し、全てのアドレスをアクセスできること
を前提としている。即ち、ローカルプロセッサが、主メ
モリをアクセスするための全アドレスビットを発生でき
ることを前提としている。しかしながら、システム全体
を制御するシステムプロセッサは例えば２４ビツトプロ
セツサであるが、入出力制御を行うローカルプロセッサ
は１６ビツトプロセツサで処理能力が十分であることが
ある０この様な場合にも、システムプロセッサが任意の
主メモリ上の共通メモリエリアを指定できる必要がある
ｏしかるに、従来はこの様な場合については配慮がされ
ていない。The above prior art line assumes that when the local processor accesses the main memory, it can access all addresses. That is, it is assumed that the local processor can generate all address bits for accessing main memory. However, although the system processor that controls the entire system is, for example, a 24-bit processor, a 16-bit processor may have sufficient processing power for the local processor that controls input/output. It is necessary to be able to specify a common memory area on the main memory, but conventionally no consideration has been given to such cases.

本発明の目的は、ローカルプロセッサのアドレスビット
数がシステムプロセッサのアドレスビット数よシ小さい
場合でも両者に共通のメモリアドレス領域を主メモリ上
に任意に指定することが可能な共有メモリアドレス指定
方式を提供することにある。An object of the present invention is to provide a shared memory addressing method that can arbitrarily specify a memory address area common to both systems in main memory even when the number of address bits of the local processor is smaller than that of the system processor. It is about providing.

〔課題を解決するための手段〕[Means to solve the problem]

上記目的は、ローカルプロセッサが共有ノ（スを介して
主メモリへアクセスする際には、ローカルプロセッサ自
身のアドレスバスからシステムノ（スのアドレスバスの
下位ビットへアドレスを送出すると同時に、別に設けた
アドレスラッチ回路よシステムバスの残シの上位アドレ
スビットへアドレス情報を送出することによシ、達成さ
れる。The purpose of the above is that when a local processor accesses main memory via a shared node, it sends an address from the local processor's own address bus to the lower bits of the system node's address bus. This is accomplished by sending address information to the remaining upper address bits of the system bus from the address latch circuit.

〔作用〕[Effect]

前記アドレスラッチ回路は、システムの電源が投入され
た時にハードウェア回路又は、システムプロセッサによ
る書込又は、ローカルプロセッサによる書込のいずれか
の方法で初期設定される。The address latch circuit is initialized either by a hardware circuit, by a system processor, or by a local processor when the system is powered on.

このととによ）、アドレスラッチ回路に設定された値が
主メモリ内での特定エリアを指定し、システムプロセッ
サとローカルプロセッサの共通メモリエリアとなる。例
えば、システムバス内のアドレスバスＡ２３〜Ａ１５に
対応するアドレスラッチ回路があり、これがＯＯＡ　）
ｍに初期設定されたとすると、１６ビツトのアドレスバ
ス幅を持つローカルプロセッサがそのうちの最上位ビッ
トを除く下位１５ビツトのアドレスをシステムバスＡＯ
〜Ａ１４に送出することによシ、主メモリの　０５００
００）ｉ＋から０５ＦＦ’ＦＦ）ＩＩをアクセスするこ
とができるようになる。即ち、０５００００）ｍ〜０５
ＦＦＦＦ）ＩＩをシステムプロセッサとローカルプロセ
ッサの共有メモリエリアとすることができる。In this case), the value set in the address latch circuit specifies a specific area in main memory, which becomes a common memory area for the system processor and the local processor. For example, there is an address latch circuit that corresponds to address buses A23 to A15 in the system bus, and this is OOA).
If the initial setting is m, a local processor with an address bus width of 16 bits uses the lower 15 bits of the address excluding the most significant bit on the system bus AO.
0500 of the main memory by sending to ~A14.
00)i+ to 05FF'FF)II can now be accessed. That is, 050000)m~05
FFFF) II can be a shared memory area between the system processor and the local processor.

〔芙施例〕[Fu example]

以下、本発明の一実施例を第１図、第２図、第３図によ
シ具体的に説明する。Hereinafter, one embodiment of the present invention will be explained in detail with reference to FIGS. 1, 2, and 3.

ローカルプロセッサ１０は自らのプログラムをランさせ
るためのＲＡ　Ｍ　１８及びＲＯＭ１９を持ち、これら
をアドレスバス（ＡＯ〜Ａ１５）１３、データバス（Ｄ
Ｏ〜Ｄ　１５　）　１２および図示していない制御線で
マイクロプロセッサ９に結んでおシ、マイクロプロセッ
サ９は、ＲＥＳＥＴ入力が入ると、所定のプログラムを
実行開始することができる様に構成されている。システ
ムバスを介してローカルプロセッサ１０．主メモリ１４
に接続されたシステムプロセッサ１５（第２図）は電源
投入時あるいは、システム初期設定の必要時に、ローカ
ルプロセッサ初期設定ルーケンによシ、先ず主メモリ１
４のアドレス０１００００）ＩＩをアクセスし、０ＯＯ
Ａ）ｉ＋の書込命令を実行する（第３図）。この実行で
、システムバス内のアドレスバス（Ａ２３〜ＡＤ）１３
で伝えられたアドレス情報０１００００）ｎによシ、シ
スステムバスアドレスデコーダ７はアドレスラッチ回路
６の書込信号を生成し、同時にデータバッファ入力ゲー
ト３を開ける。これによ〕、システムプロセッサ１５か
らデータバス（ＤＩ５〜Ｄｏ）１２により伝えられたデ
ータ（Ｃ１００Ａ）がアドレスラッチ回路６に書込まれ
る。The local processor 10 has a RAM 18 and a ROM 19 for running its own programs, and these are connected to an address bus (AO to A15) 13 and a data bus (D
O~D 15) 12 and a control line (not shown) are connected to the microprocessor 9, and the microprocessor 9 is configured so that when a RESET input is input, it can start executing a predetermined program. . Local processor 10. via the system bus. Main memory 14
When the system processor 15 (FIG. 2) connected to
4 address 010000) II, access 0OO
A) Execute the i+ write command (FIG. 3). With this execution, address bus (A23 to AD) 13 in the system bus
According to the address information 010000)n transmitted, the system bus address decoder 7 generates a write signal for the address latch circuit 6, and at the same time opens the data buffer input gate 3. As a result, data (C100A) transmitted from the system processor 15 via the data bus (DI5 to Do) 12 is written into the address latch circuit 6.

次に、システムプロセッサ１５は、主メモリ１４のアド
レス０１００００）Ｂをアクセスする。同様にして、シ
ステムアドレスバスデコーダ７がマイクロプロセッサ９
へ０ＲＥＳＢＴ信号を生成する。こうして、ローカルプ
ロセッサ１０は、システムプロセッサ１５により与えら
れた（任意に決めることのできる）初期値をアドレスラ
ッチ回路６に持った状態で、所定のプログラムの実行を
開始する。以降のシステムプロセッサ１５とローカルプ
ロセッサ１０との間の情報の交換は、主メモリ１４内の
共有メモリエリア１６を通して行う。システムプロセッ
サ１５は、アドレス０５００００）ｍ〜０５７ＦＦＦ）
ＩＩを通常の主メモリアクセスと同様に実行することが
でキル。又、ローカルプロセッサ１０は自らのプログラ
ム及びワーク用のメモリとして持つＲＯＭおよびＲＡＭ
を第３図に示すようにマイクロプロセッサ９のアドレス
領域の１０００）！Ｉ〜ＦＦＦ’Ｆ）ｉに割付けである
。一方、ローカルプロセッサバスアドレスデコーダ８は
、マイクロプロセッサ９が共有メモリエクア１６をアク
セスしたことを判定する（この場合は最上位ピッ）Ａ１
５が０のバスアクセスがあったと判定する）と、システ
ムバスのＤＭＡ要求償号１１によシステムプロセッサ１
５にシステムバスを開放することを要求する＠システム
バスは、図示されていない論理回路によシ適切な処理の
後、システムバスの使用を一時中断し、ローカルプロセ
ッサ１０に伝える。ローカルプロセッサ１０は、下位ア
ドレスビット出力バッ７アゲート１．上位アドレスビッ
ト出力バッファゲート２を開き、マイクロプロセッサ９
のアドレスバスＡ１４〜ＡＯビツトヲシステムバスのア
ドレスバスＡｔ４Ａ−ＡＯＫ、又アドレスラッチ回路６
の各ビットをシステムバスのアドレスバスのＡ２３〜Ａ
１５ビツトへ乗せ、主メモリ１４への続出し又は書込み
バスサイクルを。Next, the system processor 15 accesses address 010000)B of the main memory 14. Similarly, the system address bus decoder 7 is connected to the microprocessor 9.
Generates a 0RESBT signal to In this way, the local processor 10 starts executing a predetermined program with the address latch circuit 6 having the initial value given by the system processor 15 (which can be determined arbitrarily). Subsequent exchange of information between system processor 15 and local processor 10 takes place through shared memory area 16 within main memory 14 . The system processor 15 has addresses 050000)m to 057FFF)
Kill by executing II like a normal main memory access. In addition, the local processor 10 has ROM and RAM as its own program and work memory.
1000) in the address area of the microprocessor 9 as shown in FIG. It is assigned to I~FFF'F)i. On the other hand, the local processor bus address decoder 8 determines that the microprocessor 9 has accessed the shared memory equator 16 (in this case, the most significant pin) A1
5 is 0), the system processor 1
5 requests the system bus to be released. After appropriate processing by a logic circuit (not shown), use of the system bus is temporarily suspended and the system bus is notified to the local processor 10. Local processor 10 outputs lower address bit output buffers 7Agate1. Open upper address bit output buffer gate 2 and microprocessor 9
address bus A14 to AO bit, address bus At4A-AOK of the system bus, and address latch circuit 6
Each bit of the address bus A23 to A of the system bus
15 bits and perform subsequent readout or write bus cycles to main memory 14.

実行する。読出しの場合は、データバッファ人出カゲー
ト５が入力即ちシステムバスからマイクロプロセッサ９
方向へ、書込みの場合は逆の方向になる機制御される。Execute. In the case of reading, the data buffer output gate 5 is connected to the input ie from the system bus to the microprocessor 9.
direction, and in the case of writing, the machine is controlled in the opposite direction.

以上の様にして、システムプＣ１−にフサ１５ドローカ
ルプロセツサ１０は共有メモリエリア１６にそれぞれ任
意のアドレスに読書きができる。このため、応用に対応
した適切な情報交換手順を両プロセッサの実行プログラ
ムの間に設けることによシ、情報変換を誤シなく行うこ
とができるＯ 尚、第３図の）−印は、ローカルプロセッサ起動命令用
アドレスが不確定（ｄｏｉｔ　ｃａｒｅ　）であること
を示している。As described above, the local processor 10 in the system program C1- can read and write to and from arbitrary addresses in the shared memory area 16. Therefore, by providing an appropriate information exchange procedure corresponding to the application between the execution programs of both processors, information conversion can be performed without errors. This indicates that the processor startup instruction address is uncertain (doit care).

〔発明の効果〕〔Effect of the invention〕

本発明によれば、ローカルプロセッサのアドレスビット
数がシステムプロセッサのアドレスビット数よシ小さな
場合においても、両者に共通のメモリアドレス領域を主
メモリ上に任意に指定することができるので、マイクロ
プロセッサを組合せたマルチプロセッサの構成を、処理
能力に応じて適切に選択できるという効果がある。According to the present invention, even if the number of address bits of the local processor is smaller than the number of address bits of the system processor, a memory address area common to both can be arbitrarily specified on the main memory, so that the microprocessor can be This has the advantage that the configuration of the combined multiprocessors can be appropriately selected depending on the processing capacity.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の一実施例のローカルプロセッサの構成
を表わすブロック図、第２図は同じく本発明の一実施例
のシステム全体を表わすブロック図、第３図はシステム
プロセッサとローカルプロセッサのメモリアドレス割付
と共有メモリアドレスの割付の様子を表わす図である。 ６・・・アドレスラッチ回路、１０・・・ローカルプロ
セッサ、　１４・・・主メそり、　１５・・・システム
プロセッサ、１６・・・共有メモリエリア。FIG. 1 is a block diagram showing the configuration of a local processor according to an embodiment of the present invention, FIG. 2 is a block diagram showing the entire system according to an embodiment of the present invention, and FIG. 3 is a block diagram showing the memory of the system processor and the local processor. FIG. 3 is a diagram illustrating address allocation and shared memory address allocation. 6... Address latch circuit, 10... Local processor, 14... Main memory, 15... System processor, 16... Shared memory area.

Claims (1)

【特許請求の範囲】 １、システム・プロセッサ、主メモリ、システム・バス
、ローカル・プロセッサから成る処理装置において、ロ
ーカル・プロセッサがシステム・バスを経由して主メモ
リをアクセスする際に、システムバス内のアドレスバス
へは、一定幅の上位ビットをアドレスラッチ回路から、
残りの下位ビットをローカルプロセッサのアドレスバス
回路から送出することを特徴とする共通メモリアドレス
指定方式。 ２、システムプロセッサからアドレスラッチ回路への書
込回路を備え、予めシステム・プロセッサがローカル・
プロセッサとの共通メモリアドレスを指定することを特
徴とする請求項１記載の共通メモリアドレス指定方式。[Claims] 1. In a processing device consisting of a system processor, a main memory, a system bus, and a local processor, when the local processor accesses the main memory via the system bus, The upper bits of a fixed width are sent from the address latch circuit to the address bus of
A common memory addressing scheme characterized in that the remaining lower order bits are sent out from the address bus circuit of the local processor. 2. Equipped with a write circuit from the system processor to the address latch circuit.
2. A common memory addressing method according to claim 1, wherein a common memory address with a processor is designated.