JPH01258129A - Arithmetic and logic unit - Google Patents

Abstract

PURPOSE:To accelerate the execution of a decimal arithmetic instruction by providing a bus output circuit for a decimal computation result operated only when an decimal arithmetic operation is instructed other than the bus output circuit for an ordinary binary addition/subtraction result. CONSTITUTION:In a two-input arithmetic and logic unit (ALU)104, an input value correction circuit 103 which adds 6('0110B') on all of the digits of two- input binary coded decimal (BCD) operand data, and an output value correction circuit 105 which performs the binary addition/subtraction of the BCD operand data on the other side with data corrected at the input value correction circuit 103 and adds A16('1010B') on the output result of the above operation and the digit in which a digit carry is '0' are assembled. Furthermore, the bus output circuit 107 for decimal arithmetic operation operated only when the decimal arithmetic operation is indicated is provided other than the bus output circuit 106 for the ordinary binary addition/subtraction result. Therefore, in case of instructing the execution of the decimal arithmetic operation, it is possible to perform a decimal arithmetic processing for a large number of digits only by performing one time of binary addition/subtraction. In such a way, the execution of the decimal arithmetic instruction can be accelerated.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、例えばマイクロコンピュータの如き電子計算
機における演算回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an arithmetic circuit in an electronic computer such as a microcomputer.

〔従来の技術〕[Conventional technology]

従来のマイクロプロセッサにおいて、１０進演算機能を
持った算術論理演算回路には、「電子計算機通論２」（
萩原　宏著　１８１年１０月１０日第１４刷　朝食書店
発行）Ｐ９８〜９９に述べられている１０進演算理論に
基づいた補正回路を組み込み、−度めの２進加減算結果
に対して、２度めの２進加減算において１０進加減算補
正を行なう方法を採っていた。また、扱う２進化１０進
符号（ＢＣＤ）も２桁（８ビット入力データ）であった
。In conventional microprocessors, the arithmetic and logic circuits with decimal calculation functions are based on ``Electronic Computer General Theory 2'' (
Written by Hiroshi Hagiwara, October 10, 181, 14th edition, published by Breakfast Shoten) A correction circuit based on the decimal arithmetic theory described on pages 98 to 99 is incorporated, and the correction circuit is applied twice for the -th binary addition/subtraction result. The method used was to perform decimal addition/subtraction correction in binary addition/subtraction. Moreover, the binary coded decimal code (BCD) handled was also 2 digits (8-bit input data).

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

上記従来例では、まず２進加減算を行なうためにＡＵＬ
を使用し１次に１０進補正するために。In the conventional example above, first, AUL is used to perform binary addition and subtraction.
to perform decimal correction to linear order.

再びＡＵＬを使用することになる。１回の１０進演算命
令で、２度ＡＵＬを使うことは、入力データ長の増加に
伴ない処理時間が長くなる。We will be using AUL again. Using AUL twice for one decimal operation instruction increases the processing time as the input data length increases.

また、１０進補正値発生回路には、桁上げ（キャリー）
伝播回路が含まれており、入力データ長の増大により１
桁上げ伝播遅延時間も大きくなり１０進補正の為の２進
加減算処理が、大きく遅れることになる。これは、マイ
クロプログラムの実行ステップ数増にもつながり、さら
に１０進演算命令の総処理時間も遅延されることになる
。In addition, the decimal correction value generation circuit also has a carry
Contains a propagation circuit, which increases the input data length by 1
The carry propagation delay time also increases, and the binary addition/subtraction processing for decimal correction is delayed significantly. This leads to an increase in the number of execution steps of the microprogram, and furthermore, the total processing time of decimal operation instructions is delayed.

論理規模の点でも、該桁上げ伝播回路は、ＡＵＬの桁上
げ先見回路（ＣＬＡ）と同等の論理規模を要し、ＶＬＳ
Ｉの面積増につながる。In terms of logic scale, the carry propagation circuit requires the same logic scale as the carry look ahead circuit (CLA) of AUL, and
This leads to an increase in the area of I.

そこで、本発明の目的は、上記のような問題を解決し、
１０進演算命令の高速化、ＡＵＬの論理規模増加を防ぐ
手段を提供することにある。Therefore, the purpose of the present invention is to solve the above problems,
The object of the present invention is to provide a means for increasing the speed of decimal operation instructions and preventing an increase in the logical scale of AUL.

〔課題を解決するための手段〕 上記目的は、１０進演算の指示があった時に、ＡＵＬに
おいて、１度の２進加減算で１０進加減算処理が出来る
ように入力値、出力値補正回路を組み込み、桁上げ情報
は、既存の桁上げ先見回路（ＣＬＡ）を活用、さらに、
通常の２進加減算結果のバス出力回路とは別に１０進演
算が指示された場合のみ動作する１０進演算結果のバス
出力回路を設けることにより、多数桁の１０進演算を高
速に処理できるようになる。また、既存の回路を共用す
ることで、論理規模の増加も押えられる。[Means for solving the problem] The above purpose is to incorporate an input value and output value correction circuit so that when a decimal operation is instructed, the AUL can perform decimal addition and subtraction processing with one binary addition and subtraction. , carry information is obtained by utilizing the existing carry look ahead circuit (CLA), and furthermore,
By providing a bus output circuit for decimal operation results that operates only when decimal operation is instructed, in addition to the normal bus output circuit for binary addition/subtraction results, multi-digit decimal operations can be processed at high speed. Become. Furthermore, by sharing existing circuits, the increase in logic scale can be suppressed.

〔作用〕[Effect]

前記手段により、ＡＵＬに組み込む補正回路は、ＢＣＤ
オペランドデータの全桁に６　（”０１１０（Ｂ）”）
を加算する回路（以下入力値補正回路とする）と。With the above means, the correction circuit incorporated in the AUL can be integrated into the BCD
6 for all digits of operand data ("0110(B)")
(hereinafter referred to as the input value correction circuit).

もう一方のＢＣＤオペランドデータと前記入力値補正回
路で補正後のデータとの２進加減算を行ない、その出力
結果とデジットキャリーが“０″の桁にＡ　（１ｅ）　
（’“１０１０（Ｂ）’″）を加算する回路（以下出力
値補正回路とする）であれ、さらに通常の２進加減算結
果のバス出力回路とは別に、１０進演算の指示があった
ときだけ動作する１０進演算用バス出力回路を設けたこ
とにより、バスへ結果を出力する際の遅延時間を縮少す
る働きがある。Perform binary addition/subtraction between the other BCD operand data and the corrected data in the input value correction circuit, and the output result and digit carry are A (1e) in the “0” digit.
('"1010(B)'") (hereinafter referred to as the output value correction circuit), when there is an instruction for decimal operation, apart from the bus output circuit for the normal binary addition/subtraction results. By providing a bus output circuit for decimal arithmetic operations that operates only when the decimal arithmetic operation is performed, the delay time when outputting results to the bus can be reduced.

以上の回路を組み込んだことにより、本発明のＡＵＬに
おいては、１０進演算の指示があった場合には、１度の
２進加減算のみで多数桁の１０進演算処理が完了するよ
うになる。By incorporating the above circuit, in the AUL of the present invention, when a decimal operation is instructed, multi-digit decimal operation processing can be completed with only one binary addition/subtraction.

［実施例］ 以下１本発明の一実施例について、第１図〜第５図を参
照して詳細に説明する。[Example] An example of the present invention will be described in detail below with reference to FIGS. 1 to 5.

第１図は、本発明の算術論理演算回路の一実施例を示す
ブロック図である。FIG. 1 is a block diagram showing an embodiment of the arithmetic and logic operation circuit of the present invention.

１０１．１０２は、データバスからオペランドデータを
算術論理演算回路（以下ＡＬＵとする）１０４に取込む
為のセレクタ兼ラッチ回路、１０３は、１０２へ入力さ
れたＢＣＤオペランドデータの全桁に６　（’０１１０
（Ｂ）’）を加算補正する入力値補正回路、１０５は、
ＡＵＬ１０４の２進加減算結果および、ＡＵＬ内の桁上
先見回路（以下、ＣＬＡとする）から出力される４ビッ
ト毎の桁上げ情報信号（以下、デジットキャリー）を取
込んで、前記デジットキャリーが、′０”である桁にＡ
（’１０１０（Ｂ）’）を加算補正する出力値補正回路
、１０６は、２進加減算結果をデータバス１０８へ出力
するバス出力回路、１０７は、１０進演算結果をバスへ
出力するバス出力回路である６ 第２図は、第１図における入力値補正回路１０３の一具
体例を示すブロック図である＠　Ｂ　ｏ　””’　Ｂ　
ｎ　ｇＢ　ｏ　〜Ｂ。、　Ｐ　ｏ＝　Ｐ−の信号線で、
１０２，１０３゜３０１が接続されている。101 and 102 are selector/latch circuits for taking operand data from the data bus into the arithmetic and logic operation circuit (hereinafter referred to as ALU) 104; 103 is a 6 (' 0110
An input value correction circuit 105 for adding and correcting (B)′) is
The digit carry takes in the binary addition/subtraction results of the AUL 104 and the carry information signal (hereinafter referred to as digit carry) for every 4 bits output from the carry look ahead circuit (hereinafter referred to as CLA) in the AUL, and the digit carry is A to the digit that is '0'
('1010(B)'); 106 is a bus output circuit that outputs the binary addition/subtraction result to the data bus 108; 107 is a bus output circuit that outputs the decimal operation result to the bus. 6 FIG. 2 is a block diagram showing a specific example of the input value correction circuit 103 in FIG. 1.
ngB o ~B. , P o = P- signal line,
102, 103°301 are connected.

２０１は、ＢＣＤＩ桁毎に６　（’０１１０（Ｂ）’）
を加算補正する回路、３０１は、制御信号３０２゜３０
３．３０４により、入力データスルー、入力データ反転
、補正値を選択することができるラッチ回路である。201 is 6 for each BCDI digit ('0110(B)')
A circuit 301 that adds and corrects the control signal 302゜30
3.304, this is a latch circuit that can select input data through, input data inversion, and correction value.

第３図は、第２図における入力値補正回路１０３を構成
し、１桁（４ビット）に６を加算補正する回路の一具体
例である。FIG. 3 shows a specific example of a circuit that constitutes the input value correction circuit 103 in FIG. 2 and performs correction by adding 6 to one digit (4 bits).

信号線Ｂｏ”Ｂａで入力された４ビットのデータに’０
１１０’を加算した結果をＰｏ”Ｐａに出力するような
論理を実現したものである。ＢＯ〜Ｂ３は、入力データ
の反転である。'0' in the 4-bit data input on the signal line Bo"Ba
This realizes a logic that outputs the result of adding 110' to Po''Pa. BO to B3 are the inversions of input data.

第４図は、第１図における出力値補正回路１０５の一具
体例を示すブロック図である。Ｃ０−Ｃｌ、。FIG. 4 is a block diagram showing a specific example of the output value correction circuit 105 in FIG. 1. C0-Cl,.

０　ｏ〜Ｏ−、Ｄ　Ｃｏ”　Ｄ　Ｃ−への信号線で５０
１゜１０５，１０７が接続されている。５０１は、２進
加減算結果のラッチ回路、４０１は、ラッチ回路５０１
から入力された該データの１桁毎にＡ（ｚｓ）を加算補
正する回路、第５図は、第４図における出力値補正回路
１０５を構成し、１桁毎にＡ　（１ｓ）を加算補正する
回路の一具体例である。0 o~O-, D Co” 50 on the signal line to D C-
1°105, 107 are connected. 501 is a latch circuit for binary addition/subtraction results, 401 is a latch circuit 501
The circuit shown in FIG. 5 composes the output value correction circuit 105 in FIG. 4 by adding and correcting A(zs) for each digit of the data input from This is a specific example of a circuit that does this.

信号線Ｇｏ”Ｃａで入力された該２進加減算結果にデジ
ットキャリーＤ　Ｃｏが、０の場合には、’１０１０’
を加算した結果をＯｏ　〜Ｏａに、ＤＣ。If the digit carry D Co is 0 in the binary addition/subtraction result inputted through the signal line Go'Ca, '1010' is input.
The result of adding is Oo to Oa, and DC.

が１の場合には、入力された該２進加減算結果をＯｏ〜
０３に出力するような論理を実現したものである。is 1, the input binary addition/subtraction result is Oo~
This realizes the logic that outputs to 03.

第６図は、従来の１０進演算補正回路を持つＡＬＵのブ
ロック図である。FIG. 6 is a block diagram of an ALU having a conventional decimal arithmetic correction circuit.

６０４は、１０進演算補正回路である。ＡＬＵ６０３に
よ、る１度めの２進加減算結果に対して、補正値を生成
する。該補正値を取り込み、再びＡＬＵ６０３で２進加
減算を行なっていた。604 is a decimal calculation correction circuit. A correction value is generated for the result of the first binary addition/subtraction performed by the ALU 603. The correction value was taken in and the ALU 603 again performed binary addition and subtraction.

以上記したように、入力値補正回路１０３．出力値補正
回路１０５は、単純な回路で実現されている。As described above, the input value correction circuit 103. The output value correction circuit 105 is realized by a simple circuit.

本発明の動作を以下に説明するが、最初に本実施例で実
現しているｌＯ進演算本式について説明する。The operation of the present invention will be explained below, but first, the main formula of the lO-adic calculation realized in this embodiment will be explained.

１０進加算の場合、任意の桁で加算した結果、上位の桁
に桁上り（デジットキャリー）がなく、９以下の場合、
補正する必要はない、しがし、デジットキャリーが生じ
た場合と、結果が、Ａ（ｚａ）〜Ｆ　（ｚａ）　ニなっ
た場合は、実際よ’Ｊ６　（’０１１０’）少なくなっ
ているので、補正する必要がある。In the case of decimal addition, if the result of addition at any digit is 9 or less and there is no carry (digit carry) in the upper digit,
There is no need to correct it. However, if a digit carry occurs and the result becomes A (za) ~ F (za) 2, it is actually 'J6 ('0110') less. , it is necessary to correct it.

次に１０進減算の場合、任意の桁で減算した結果デジッ
トキャリーが生じたときには、正しい結果となる為、補
正の必要がない、しかし、デジットキャリーが無い、即
ち桁借り（ボロー）が生じた場合には、実際より６多く
なっている為、補正の必要がある。Next, in the case of decimal subtraction, if a digit carry occurs as a result of subtracting at any digit, the result will be correct and no correction is necessary. However, if there is no digit carry, that is, a digit borrow has occurred. In this case, the number is 6 more than the actual number, so correction is necessary.

６を減算することは、Ａ（ｚｓ）を加算することと同じ
である。Subtracting 6 is the same as adding A(zs).

以上のことを考慮して１本実施例では１次の方式をとる
。まず１０進加算の場合入力されたＢＣＤオペランドデ
ータの全桁に対して、６加算した後、もう一方のＢＣＤ
オペランドデータと２進加算を行なう、該出力結果に対
して該２進加算時、ＡＬＵのＣＬＡから出力されるデジ
ットキャリーがＯの桁に、Ａを加算する、１の桁には補
正しないで、バスへ出力する。In consideration of the above, this embodiment adopts a first-order method. First, in the case of decimal addition, 6 is added to all digits of the input BCD operand data, and then the other BCD
Perform binary addition with operand data. When performing binary addition on the output result, add A to the O digit of the digit carry output from the CLA of the ALU, without correcting the 1 digit. Output to bus.

次に１０進減算の場合は、入力されたＢＣＤオペランド
データでそのまま、２進減算を行なう。Next, in the case of decimal subtraction, binary subtraction is performed directly using the input BCD operand data.

該出力結果に対して、該２進減算時のデジットキャリー
が０の桁にＡを加算する、１の桁は補正しないでそのま
ま、バスへ出力する。For the output result, A is added to the digit where the digit carry during the binary subtraction is 0, and the digit of 1 is output to the bus as is without correction.

次に１本実施例の動作について説明する。Next, the operation of this embodiment will be explained.

（Ａ）　　入力値補正 前記セレクタラッチの回路１０２へデータバスからＢＣ
Ｄオペランドデータを取り込む１次に該データは、前記
入力値補正回路１０３へ転送され、全桁に、６　（’０
１１０（ｉｉ）’）を加算された後、前記セレクタラッ
チ回路３０１において、制御信号３０４に、１０通加算
指示を受けた時だけ、該補正データが、前記ＡＬＵ１０
４に入力される。(A) Input value correction From the data bus to the selector latch circuit 102
The D operand data is transferred to the input value correction circuit 103, and all digits are filled with 6 ('0
110(ii)'), the selector latch circuit 301 receives an instruction to add 10 messages to the control signal 304, and then the correction data is added to the ALU 10.
4 is input.

制御信号３０３が選択された時は、入力データが補正さ
れずにＡＬＵ１０４に入力され、通常の算術論理演算を
行うことができる。When the control signal 303 is selected, the input data is input to the ALU 104 without being corrected, and normal arithmetic and logic operations can be performed.

制御信号３０２が選択された時は、入力データが反転さ
れて、ＡＬＵ１０４に入力される。これは、１０進減算
、２進減算を行う時に用いる。When control signal 302 is selected, input data is inverted and input to ALU 104. This is used when performing decimal subtraction and binary subtraction.

（Ｂ）　２進加減算 １０進加減算実行時には、前記ＡＬＵ１０４には、２進
加減算の指示が出されている。この時、前記セレクタラ
ッチ回路１０１，３０１より入力されたデータに対して
２進加減算が行なわれる。(B) Binary addition/subtraction When performing decimal addition/subtraction, instructions for binary addition/subtraction are issued to the ALU 104. At this time, binary addition and subtraction are performed on the data input from the selector latch circuits 101 and 301.

該演算時には、前記デジットキャリーと２進加減算結果
を、前記バス出力回路１ｏ６．前記出力値補正回路１０
５へ出力する。During this operation, the digit carry and binary addition/subtraction results are sent to the bus output circuit 1o6. The output value correction circuit 10
Output to 5.

（Ｃ）　　出力値補正 １０進演算の指示が出されている時、前記１０進演算用
ラッチ回路５０１から取り込んだ、前記２進加減算結果
の全桁に対して、前記出力値補正回路１０５により、デ
ジットキャリーが、０の桁には、Ａを加算し、１の桁に
は、補正しない、この時のデータが、正確な１０進演算
（ＢＣＤ）結果となり、前記１０進演算用バス出力回路
１０７へ出力される。(C) When an instruction for output value correction decimal operation is issued, the output value correction circuit 105 performs the following for all digits of the binary addition/subtraction result taken in from the decimal operation latch circuit 501: When the digit carry is 0, A is added to the digit, and the 1 digit is not corrected.The data at this time becomes the accurate decimal calculation (BCD) result, and the decimal calculation bus output circuit 107 Output to.

ＣＤ）　　バス出力 通常、２進の算術論理演算の結果は、前記バス出力回路
１０６から、データバス１０８へ出力される。１０進演
算の結果は、前記１０通用バス出力回路１０７から、デ
ータバス１０８へ出力される。CD) Bus Output Typically, the results of binary arithmetic and logic operations are output from the bus output circuit 106 to the data bus 108. The result of the decimal operation is output from the 10-purpose bus output circuit 107 to the data bus 108.

以上のようにして、本実施例では、１０進演算処理が実
現される。As described above, in this embodiment, decimal arithmetic processing is implemented.

〔発明の効果〕〔Effect of the invention〕

本発明によれば、ＡＬＵにおいて、１度の２進加減算処
理のみで、１０進演算結果を出力することができる為、
１０進演算専用回路が不要になる。According to the present invention, since the ALU can output a decimal operation result with only one binary addition/subtraction process,
A dedicated circuit for decimal calculations becomes unnecessary.

また、ＡＬＵ内のＣＬＡ回路、フラグ生成回路等も、２
進、１０進演算で共用できるため、ＶＬＳＩチップの面
積縮少に有効である。In addition, the CLA circuit, flag generation circuit, etc. in the ALU are also
Since it can be shared by base and decimal operations, it is effective in reducing the area of the VLSI chip.

さらに本発明のＡＬＵでは、１度の２進加減算処理で、
１０進演算結果を求め、１０進演算用バス出力回路を経
由して出力できることから、１０進演算命令の高速化に
有効である。Furthermore, in the ALU of the present invention, in one binary addition/subtraction process,
Since the decimal operation result can be obtained and output via the decimal operation bus output circuit, it is effective in speeding up decimal operation instructions.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は、本発明の算術論理演算回路の一実施例を示す
ブロック図、２第２図は、第１図における入力値補正回
路の一具体例を示すブロック図、第３図は、第２図にお
ける入力値補正回路の一回路例を示す回路図、第４図は
、第１図における出力値補正回路の一具体例を示すブロ
ック図、第５図は、第４図における出力値補正回路の一
回路例を示す回路図、第６図は、従来の１０進演算補正
方法をとるＡＬＵのブロック図である。 １０１．１０２，６０１，６０１・・・セレクタ・ラッ
チ回路、１０３・・・入力値補正回路、１０４゜６０３
・・・ＡＬＵ、１０５・・・出力値補正回路、１０６゜
１０７．６０５・・・バス出力回路、２０１・・・ＢＣ
Ｄ１桁分の入力値補正回路、４０１・・・ＢＣＤＩ桁分
の出力値補正回路、６０４・・・従来の１０進演算補正
回路。 箒　１　Σ ＩＤＢ　−ｒ−１ハ人 ３０４　　＋ｏＪＦ＄’ＴＶｌ＊４ｉｉ第　３１２］ 棒　Ｌ−■ 早　５　区 Ｌ−−−−−−−−−−−−−−−−−−−−−−−−
−−−−−−−−−−−−−−−ａｏｌ　　記力領、＠
正５：Ｊ発（１析）第　乙　図 ６０ろ　　テ一タノマスFIG. 1 is a block diagram showing one embodiment of the arithmetic and logic operation circuit of the present invention, FIG. 2 is a block diagram showing a specific example of the input value correction circuit in FIG. 1, and FIG. 2 is a circuit diagram showing an example of the input value correction circuit in FIG. 2, FIG. 4 is a block diagram showing a specific example of the output value correction circuit in FIG. 1, and FIG. 5 is a circuit diagram showing an example of the output value correction circuit in FIG. FIG. 6, a circuit diagram showing an example of a circuit, is a block diagram of an ALU that uses a conventional decimal calculation correction method. 101.102,601,601...Selector/latch circuit, 103...Input value correction circuit, 104°603
...ALU, 105...Output value correction circuit, 106°107.605...Bus output circuit, 201...BC
D input value correction circuit for one digit, 401... output value correction circuit for BCDI digit, 604... conventional decimal calculation correction circuit. Broom 1 Σ IDB -r-1Ha person 304 +oJF$'TVl*4ii No. 312] Stick L-■ Early 5 Ward L----- ---
−−−−−−−−−−−−−−aol Recording area, @
Correct 5: From J (1st analysis) Part B Figure 60ro Teitanomasu

Claims (1)

【特許請求の範囲】[Claims] １、２進数の算術論理演算を扱う２入力算術論理演算回
路（以下ＡＬＵと称す）において、１０進演算命令の指
示があつた時に、２入力の２進化１０進数（以下、ＢＣ
Ｄと称す）に対して、該ＢＣＤの全桁に‘０１１０（＿
Ｂ）’を加算して入力データを補正する入力値補正回路
と、もう一方のＢＣＤと前記入力値補正回路の出力値を
、前記ＡＬＵを用いて２進加減算を行なつた結果および
、前記ＡＬＵより発生する４ビットごとの桁上げ情報（
デジットキャリー）を入力して、前記ＡＵＬの演算結果
に対して、前記デジットキャリが、０の桁には‘１０１
０（＿Ｂ）’を加算し補正する。前記デジットキャリー
が、１の桁には、補正しない出力値補正回路と、前記出
力値補正回路の出力結果をバスへ出力する１０進演算用
バス出力回路を組み込んだことを特徴とする算術論理演
算回路。In a two-input arithmetic and logic circuit (hereinafter referred to as ALU) that handles arithmetic and logic operations in binary numbers, when a decimal operation instruction is issued, a two-input binary coded decimal number (hereinafter referred to as BC
D), all digits of the BCD are '0110 (_
B) An input value correction circuit that corrects input data by adding ', and the results of binary addition and subtraction using the ALU and the output values of the other BCD and the input value correction circuit, and Carry information for every 4 bits generated from (
The digit carry is '101' in the 0 digit for the AUL operation result.
0(_B)' is added and corrected. An arithmetic and logic operation characterized in that the digit carry incorporates an output value correction circuit that does not perform correction in the 1 digit, and a decimal operation bus output circuit that outputs the output result of the output value correction circuit to a bus. circuit.