JPH01257365A - Semiconductor integrated circuit device - Google Patents
Semiconductor integrated circuit deviceInfo
- Publication number
- JPH01257365A JPH01257365A JP63085858A JP8585888A JPH01257365A JP H01257365 A JPH01257365 A JP H01257365A JP 63085858 A JP63085858 A JP 63085858A JP 8585888 A JP8585888 A JP 8585888A JP H01257365 A JPH01257365 A JP H01257365A
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- cell
- film
- storage node
- stacked capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 20
- 239000003990 capacitor Substances 0.000 claims abstract description 90
- 238000003860 storage Methods 0.000 claims abstract description 41
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 239000011229 interlayer Substances 0.000 claims description 11
- 238000000034 method Methods 0.000 abstract description 15
- 239000010410 layer Substances 0.000 description 25
- 229910052751 metal Inorganic materials 0.000 description 14
- 239000002184 metal Substances 0.000 description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 12
- 238000010586 diagram Methods 0.000 description 10
- 238000004519 manufacturing process Methods 0.000 description 8
- 239000012528 membrane Substances 0.000 description 8
- 238000005530 etching Methods 0.000 description 7
- 238000002844 melting Methods 0.000 description 6
- 230000008018 melting Effects 0.000 description 6
- 229910021332 silicide Inorganic materials 0.000 description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 5
- 229910005091 Si3N Inorganic materials 0.000 description 4
- NEPLKJAINOWIJL-DHNNRRLOSA-N dnc014884 Polymers C1C2=CC3=CC=CC=C3N2[C@@]2(C)[C@@H]1[C@@]1(C)CCC(=O)C(C)(C)[C@@H]1CC2 NEPLKJAINOWIJL-DHNNRRLOSA-N 0.000 description 4
- 238000009413 insulation Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 238000000151 deposition Methods 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- OZJHCMYAXLCFKU-UHFFFAOYSA-N Polyavolensinone Natural products CC1(C)C2CCC3n4c(CC3(C)C2(C)CCC1=O)cc5ccccc45 OZJHCMYAXLCFKU-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000001947 vapour-phase growth Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- FFBHFFJDDLITSX-UHFFFAOYSA-N benzyl N-[2-hydroxy-4-(3-oxomorpholin-4-yl)phenyl]carbamate Chemical compound OC1=C(NC(=O)OCC2=CC=CC=C2)C=CC(=C1)N1CCOCC1=O FFBHFFJDDLITSX-UHFFFAOYSA-N 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 150000004968 peroxymonosulfuric acids Chemical class 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
Description
【発明の詳細な説明】
（概要）
ＤＲＡＭを構成するスタックト・キャパシタ・セルに関
し。DETAILED DESCRIPTION OF THE INVENTION (Summary) This invention relates to a stacked capacitor cell that constitutes a DRAM.
小さな面積で大きなキャパシタ容量が得られるようにす
ることを目的とし。The purpose is to obtain large capacitor capacity in a small area.
半導体基板上の層間絶縁膜中に形成され、半導体基板と
接触すると共に電荷をＮｍするストレージ・ノード、キ
ャパシタ絶縁膜および対向電極をなすセル・プレートの
積層体からなるスタックト・キャパシタ・セルを有する
半導体集積回路’Ｊ置において、ストレージ・ノードは
、その端面に直立した壁部を有する箱型の形状をしてお
り、底面全体および壁部の少な（とも内面に対向してセ
ル・プレートを設けてキャパシタを構成するように構成
する。A semiconductor having a stacked capacitor cell formed in an interlayer insulating film on a semiconductor substrate and consisting of a laminate of a storage node that contacts the semiconductor substrate and carries charge, a capacitor insulating film, and a cell plate serving as a counter electrode. In integrated circuit storage, the storage node has a box-like shape with upright walls on its end surfaces, with the entire bottom surface and a small portion of the walls (both with cell plates facing the inner surface). Configure to configure a capacitor.
本発明は、半導体集積回路装置、特にＤＲＡＭを構成す
るスタックト・キャパシタ・セルに関する。The present invention relates to a stacked capacitor cell constituting a semiconductor integrated circuit device, particularly a DRAM.
ＤＲＡＭは、１個のトランジスタと１個のキャパシタ・
セルからなるメモリ・セルを集積した構造をしている。DRAM consists of one transistor and one capacitor.
It has a structure in which memory cells are integrated.
最近のＤＩ？ＡＭの高集積化の要求に伴い、より小さな
サイズのキャパシタ・セルが必要とされている。Recent DI? With the demand for higher AM integration, smaller sized capacitor cells are required.
このため、より小さなスペースでキャパシタの容量を大
きくするための手段として、キャパシタ・セルの表面積
を拡げる方法が種々考えられている。For this reason, various methods of increasing the surface area of the capacitor cell have been considered as means for increasing the capacitance of the capacitor in a smaller space.
この方法を用いた構造として、キャパシタ・セルを半導
体基板の上部に設けたスタックト・キャパシタ・セルが
現在用いられている。A stacked capacitor cell, in which a capacitor cell is provided on top of a semiconductor substrate, is currently used as a structure using this method.
しかしながら、今後、より高度な微細化に対処するため
には、より微小な領域で充分なキャパシタ容量を得る工
夫が必要とされている。However, in order to cope with more advanced miniaturization in the future, it will be necessary to devise ways to obtain sufficient capacitance in a smaller area.
（従来例１） 第１３図は、従来例１を示す図である。 (Conventional example 1) FIG. 13 is a diagram showing conventional example 1.
この図は、プレーナ・キャパシタ・セルの例を示してい
る。This figure shows an example of a planar capacitor cell.
第１３図において、３０１は３１基板、３０２はフィー
ルド酸化膜、３０３はソース領域、３０４はドレイン領
域、３０５はゲート電４Ｍ、３０６はボＩＪＳＩＷＪ、
３０７はＣＶＤ −５ｓｏｔｌｌｉ、 ３０ Ｂ
はＮ配線である。In FIG. 13, 301 is a 31 substrate, 302 is a field oxide film, 303 is a source region, 304 is a drain region, 305 is a gate electrode 4M, 306 is a void IJSIWJ,
307 is CVD-5sotlli, 30B
is N wiring.
Ｓｉ基板３０１は、フィールド酸化膜３０２により各メ
モリ・セルに区画されている。The Si substrate 301 is partitioned into memory cells by field oxide films 302.
メモリ・セル容量のＭＯＳトランジスタは、Ｓｉ基板３
０１の表面に形成された。ソース領域３０３、ドレイン
領域３０４およびゲー）Ｉｉｔ極３０５から構成されて
いる。ゲート電極３０５の材料としては、ポリＳｌ、金
属、金属のシリサイドなどが用いられる。The MOS transistor of the memory cell capacity is on the Si substrate 3.
Formed on the surface of 01. It is composed of a source region 303, a drain region 304, and a gate electrode 305. As the material of the gate electrode 305, poly-Sl, metal, metal silicide, etc. are used.
メモリ・セル用のキャパシタ・セルは、ポリ５ｉＷＪ３
０６およびＳ１基板３０１をキャパシタ電極として構成
され、電荷は、ＳＩ基板３０１の表面に形成される反転
層に蓄えられる。Capacitor cells for memory cells are poly5iWJ3
The 06 and S1 substrates 301 are configured as capacitor electrodes, and charges are stored in an inversion layer formed on the surface of the SI substrate 301.
ＤＩ？ＡＭの大容量化と共にそれを構成する素子の微細
化が進んできた。その結果、キャパシタ・セルの面積が
小さくなり、キャパシタ容量も小さくなってきた。DI? As the capacity of AM increases, the elements constituting it become smaller. As a result, the area of the capacitor cell has become smaller, and the capacitance of the capacitor has also become smaller.
キャパシタ容量は、センス・アンプのＳ／Ｎ比と耐ソフ
ト・エラーという２つの観点から、ある一定の値以下に
できないため、プレーナ・キャパシタ・セルでは灯心す
ることが困難になってきた。Since the capacitance of a capacitor cannot be reduced below a certain value from the two viewpoints of the S/N ratio of the sense amplifier and soft error resistance, it has become difficult to use planar capacitor cells.
そこで、キャパシタの画電極を共にポリシリコンとし、
全体を半導体基板上の層間絶縁膜中に埋め込んだ構造の
スタックト・キャパシタ・セルが用いられるようになっ
てきた。Therefore, both the picture electrodes of the capacitor were made of polysilicon.
A stacked capacitor cell having a structure in which the entire cell is embedded in an interlayer insulating film on a semiconductor substrate has come into use.
（従来例２） 第１４図は、従来例２を示す図である。(Conventional example 2) FIG. 14 is a diagram showing conventional example 2.
この図は、スタックト・キャパシタ・セルの例を示して
いる。This figure shows an example of a stacked capacitor cell.
第１４図において、４０１は３１基板、４０２はフィー
ルド酸化膜、４０３はソース領域、４０４はドレイン領
域、４０５はゲート電極、４０６はＣＶ Ｄ−５ｌＯｔ
ｌｌも４０ ？はストレージ・ノードを構成するポリＳ
ｉ層、４０８は５ｉＱ１膜やＳｉ３Ｎ、膜と５ｉｏｔｌ
ｌ！２との２層または３Ｍ３構造をしたキャパシタｍ縁
膜、４０９はセル・プレートを構成するポリＳｉ層、４
１０は層間ｗＡ緑膜を構成するＣＶＤ−５ｉＯ！膜、４
１１はＮ配線である。In FIG. 14, 401 is the 31 substrate, 402 is the field oxide film, 403 is the source region, 404 is the drain region, 405 is the gate electrode, and 406 is the CV D-5lOt.
ll is also 40? is the policy S that constitutes the storage node.
i layer, 408 is 5iQ1 film, Si3N, film and 5iotl
l! A capacitor film having a two-layer or 3M3 structure with 2, 409 is a poly-Si layer constituting a cell plate, 4
10 is CVD-5iO constituting the interlayer wA green film! membrane, 4
11 is an N wiring.
ＳＩ基板４０１は、フィールド酸化膜４０２により各メ
モリ・セルに区画されている。The SI substrate 401 is partitioned into memory cells by field oxide films 402.
メモリ・セル用のＭＯＳ）ランジスタは、ｓｔｙ板４０
１０表面に形成された。ソース領域４０３゜ドレイン領
域４０４およびゲート電極４０５から構成されている。MOS) transistors for memory cells are installed on the sty board 40.
Formed on 10 surfaces. It consists of a source region 403, a drain region 404, and a gate electrode 405.
ゲート電極４０５の材料としては、ポリ３１．金属、金
属のシリサイドが用いられる。The material for the gate electrode 405 is poly 31. Metals and metal silicides are used.
メモリ・セル用のキャパシタ・セルは、ストレージ・ノ
ードを構成するポリＳ１層４０７ 、５ｉＯＪＱや５Ｉ
Ｊ４膜とＳｉ０ｇ膜との２層または３層構造をしたキャ
パシタｌｌ＆ＩＩＱ４ｏａおよびセル・プレートを構成
するポリＳＮ層４０９からなり、１ｒｌｎ絶縁膜である
Ｃ Ｖ Ｄ−３ｉｎｇ膜４１０の中に形成されている。Capacitor cells for memory cells are poly S1 layers 407, 5iOJQ and 5I that constitute storage nodes.
It consists of a capacitor II&IIQ4OA having a two- or three-layer structure of a J4 film and a Si0g film, and a polySN layer 409 constituting a cell plate, and is formed in a C V D-3ing film 410 which is a 1rln insulating film. .
従来例２として示したスタックト・キャパシタ・セルで
も、ＤＲＡＭの大容量化が進み、素子の微細化が進むと
キャパシタ容量が不足してくる。Even in the stacked capacitor cell shown as Conventional Example 2, the capacitor capacity becomes insufficient as the capacity of DRAMs progresses and as elements become smaller.
したがって、従来のＤＲ八へ川用キャパシタ・セルでは
、キャパシタ容量が充分でないという問題があった。Therefore, the conventional DR8 hemikawa capacitor cell had a problem in that the capacitor capacity was insufficient.
本発明は、小さな領域で大きなキャパシタ容量が得られ
るキャパシタ・セルを有するＤＩ？ＡＭからなる半導体
集積回路装置を提供することを目的とする。The present invention provides a DI? An object of the present invention is to provide a semiconductor integrated circuit device made of AM.
上記の目的を達成するために１本発明の半導体集積回路
装置は、半導体基板上の層間絶縁膜中に形成され、半導
体基板と接触すると共に電荷を蓄積するストレージ・ノ
ード、キャパシタ絶縁膜および対向電極をなすセル・プ
レートの積層体からなるスタックト・キャパシタ・セル
を有する半導体４１Ｊｎ回路装置において、ストレージ
・ノードは。In order to achieve the above object, the semiconductor integrated circuit device of the present invention includes a storage node, a capacitor insulating film, and a counter electrode, which are formed in an interlayer insulating film on a semiconductor substrate, and which are in contact with the semiconductor substrate and store charges. In a semiconductor 41Jn circuit device having a stacked capacitor cell consisting of a stack of cell plates forming a structure, the storage node is.
その端面に直立した壁部を有する箱型の形状をしており
、底面全体および壁部の少な（とも内面に対向してセル
・プレートを設けてキャパシタを構成するように構成す
る。It has a box-like shape with an upright wall on its end surface, and a cell plate is provided opposite the entire bottom surface and a small portion of the wall (both inner surfaces) to form a capacitor.
本発明の半導体集積回路！ａ置を構成するスタックト・
キャパシタ・セルは、半導体基板と接触すると共に電荷
をＭａするストレージ・ノード、キャパシタ絶息１膜お
よび対向電極をなすセル・プレートの積層体からなり、
ストレージ・ノードは。Semiconductor integrated circuit of the present invention! The stacked items that make up the a
The capacitor cell consists of a stack of a storage node that is in contact with a semiconductor substrate and stores charge, a capacitor insulation film, and a cell plate that serves as a counter electrode.
storage node.
その端面に直立した壁部を有する範型の形状をしており
、底面全体および壁部の少なくとも内面に対向してセル
・プレートを設けてキャパシタを構成するようにされて
いる。It has a typical shape with an upright wall on its end surface, and a cell plate is provided opposite the entire bottom surface and at least the inner surface of the wall to form a capacitor.
セル・プレートは、ストレージ・ノードの壁部の内面に
だけ対向して設けてもよいし、ストレージ・ノードの壁
部の内面および外面に対向して設けてもよい、後者の場
合には、キャパシタ容量をより大きくすることができる
。The cell plate may be provided opposite only the inner surface of the storage node wall, or may be provided opposite the inner and outer surfaces of the storage node wall; in the latter case, the cell plate may be provided opposite the inner surface of the storage node wall. Capacity can be increased.
このように８本発明のスタックト・キャパシタ・セルは
、ストレージ・ノードの端面に直立した壁部を設けてス
トレージ・ノードを箱状に形成し。As described above, in the stacked capacitor cell of the present invention, the storage node is formed into a box shape by providing an upright wall on the end face of the storage node.
壁部の内面または内面および外面をキャパシタとして使
用しているので、キャパシタの表面積が大きくなり、従
来のスタックト・キャパシタ・セルと同じ面積でより大
きなキャパシタ容量を得ることができる。Since the inner surface or inner and outer surfaces of the wall are used as a capacitor, the surface area of the capacitor is increased, and a larger capacitor capacity can be obtained in the same area as a conventional stacked capacitor cell.
（実施例１） 第１図は、実施例１を示す図である。 (Example 1) FIG. 1 is a diagram showing a first embodiment.
第１図において、１０１はＳｔ基板、１０２はフィール
ド酸化膜、１０３はソース領域、１０４はドレイン領域
、１０５はゲート電極、１０９はストレージ・ノードを
構成するポリ３１１５．１１１はＳｉ０ｇ膜やＳｉ３Ｎ
、膜とＳｉ０ｇ膜との２Ｗｊまたは３層構造をしたキャ
パシタ絶縁１１Ｑ、１１２はセル・プレートを構成する
ポリＳ［５，１１３は層間絶縁膜を構成すルＣＶ Ｄ−
３ｌＯ諺膜、１１４はＮ配線である。In FIG. 1, 101 is a St substrate, 102 is a field oxide film, 103 is a source region, 104 is a drain region, 105 is a gate electrode, and 109 is a poly 3115 which constitutes a storage node.111 is a Si0g film or Si3N
, a capacitor insulating film having a 2Wj or three-layer structure of a SiOg film and a Si0g film.
3lO proverbial film, 114 is an N wiring.
ｓｔＷ！ｆｆ１ｌ Ｏｌハ、 ７４−ルトＭ化ｖ、ｆ
Ｏ２ニ、にり各メモリ・セルに区画されている。stW! ff1l Olha, 74-root M v, f
O2 is divided into two memory cells.
メモリ・セル用のＭＯＳ）ランジスタは、 Ｓｉｌ板１
０１の表面に形成された。ソース領域１０３゜ドレイン
領域１０４およびゲート電極１０５から構成されている
。ゲート電極１０５の材料としては、ポリＳ１．金属、
金属のシリサイドなどが用いられる。MOS) transistor for memory cell is Sil plate 1
Formed on the surface of 01. It consists of a source region 103, a drain region 104, and a gate electrode 105. The material of the gate electrode 105 is polyS1. metal,
Metal silicide etc. are used.
メモリ・セル用のキャパシタ・セルは、ストレージ・ノ
ードを構成するポリＳｉ居１０９ 、 Ｓｉ０ｇ膜や５
ｋｓＮａ膜と５ｉｌｌ膜との２７！または３ｊＩ構造を
したキャパシタ絶縁ＹＡｌ １１およびセＪし・プレー
トを構成するポリｓｔｙ ｔ ｌ ２から構成され、Ｆ
Ｊ層間絶縁膜構成するＣＶＤ−３ｉＯオ膜１１３の中に
形成されている。Capacitor cells for memory cells are made of poly-Si film 109, Si0g film or 5
27 between ksNa membrane and 5ill membrane! Or, it is composed of a capacitor insulating YAl 11 with a 3JI structure and a polysty t l 2 constituting a center plate, and a F
It is formed in the CVD-3iO film 113 constituting the J interlayer insulating film.
ストレージ・ノードを構成するポリ５ｉｌｌ １０９は
、その端面において直立する壁部を有しており。The polygon 5ill 109 constituting the storage node has an upright wall on its end surface.
これに対向してセル・プレートを構成するポリＳｉ層１
１２が設けられているので、キャパシタの表面積を大き
くすることができ、従来のスタックト・キャパシタ・セ
ルと同一の面積でより大きなキャパシタ容Ｖを得ること
ができる。Opposed to this is a poly-Si layer 1 that constitutes a cell plate.
12, the surface area of the capacitor can be increased and a larger capacitor capacity V can be obtained in the same area as a conventional stacked capacitor cell.
次に２本実施例のスタックト・キャパシタ・セルの製造
方法を説明する。Next, a method of manufacturing a stacked capacitor cell according to two embodiments will be explained.
第３図〜第８図は、第１図に至る各製造工程を示す図で
ある。FIGS. 3 to 8 are diagrams showing each manufacturing process leading to FIG. 1.
第３図〜第８図および第１図を用いて９本実施例のスタ
ックト・キャパシタ・セルの製造方法を説明する。A method of manufacturing a stacked capacitor cell according to the present embodiment will be described with reference to FIGS. 3 to 8 and FIG. 1.
・工程ｌ、第３図参照
Ｓｉ基板１０１の表面にＬＯＣＯ３法により素子分離領
域であるフィールド酸化膜１０２を形成し。・Step 1: Refer to FIG. 3. A field oxide film 102, which is an element isolation region, is formed on the surface of the Si substrate 101 by the LOCO3 method.
拡散またはイオン注入によりソース領域１０３およびド
レイン領域１０４を形成する。A source region 103 and a drain region 104 are formed by diffusion or ion implantation.
次いで、ゲート酸化膜を形成した後、ポリＳｌ。Next, after forming a gate oxide film, a poly-Sl film is formed.
高融点金属、高融点金属のシリサイド、高融点金属のポ
リサイドなどをゲート酸化股上に堆積し。High melting point metal, high melting point metal silicide, high melting point metal polycide, etc. are deposited on top of the gate oxide.
バターニングを行い、ゲート電極ｌＯ５を形成する。Patterning is performed to form a gate electrode IO5.
その後、ＣＶＤ法によりＳｉ０ｇ膜を全面に堆積した後
、異方性エツチングによりゲート電極１０５および他の
配線の周囲を眉間絶縁膜を構成するＣＶ Ｄ −５ｉｌ
ｌ膜１０Ｇで覆う。Thereafter, after depositing a Si0g film on the entire surface by CVD, anisotropic etching is performed to form a CVD-5il film around the gate electrode 105 and other wiring lines to form a glabella insulating film.
Cover with l film 10G.
・工程２．第４図参照
ｓ＋２５板１０１０表面全体にレジストを平ｉｌ＋に塗
布した後、マスクによりストレージ・ノードを形成する
部分のレジスト１０７だけを残す。・Process 2. After applying resist evenly over the entire surface of the S+25 board 1010 (see FIG. 4), only the portion of the resist 107 that will form the storage node is left behind using a mask.
ストレージ・ノードの壁部の高さは、レジスト１０７の
厚さによって決められる。The height of the storage node walls is determined by the thickness of resist 107.
・工程３．第５図参照 全面に塗布法によりスピンオングラス（Ｓ。・Process 3. See Figure 5 Spin-on glass (S) is applied to the entire surface using a coating method.
Ｇ）１０８を塗布し、全面を平坦にする。G) Apply 108 and make the entire surface flat.
次いで、エッチバックによりレジスト１０７上のスピン
オングラス（ＳＯＧ）をエツチングしてレジスト１０７
を露出させた後、レジスト１０７を過硫酸により除去す
る。Next, the spin-on glass (SOG) on the resist 107 is etched by etchback to remove the resist 107.
After exposing the resist 107, the resist 107 is removed using persulfuric acid.
・工程４．第６図参照
ストレージ・ノードとドレイン領域１０４とのコンタク
トをとるために、ドレイン領域１０４の上部のＳｉ基板
１０１の表面を露出させてから、ストレージ・ノードと
なるポリＳｔ層１０９を気相成長法により堆積する。・Process 4. Refer to FIG. 6. In order to make contact between the storage node and the drain region 104, the surface of the Si substrate 101 above the drain region 104 is exposed, and then a polySt layer 109, which will become the storage node, is grown by vapor phase growth. deposited by
その後、全面にＳＯＧまたはレジスト１１０を塗布する
。After that, SOG or resist 110 is applied to the entire surface.
・工程５．第７図参照
ＳＯＧまたはレジスト１１Ｏ（第６図）をエッチバック
してＳＯＧ １０８の上のポリＳ１層を露出させた後、
この部分のポリＳｉ層を選択的にエツチングして除去す
る。・Process 5. See FIG. 7. After etching back the SOG or resist 11O (FIG. 6) to expose the poly S1 layer on top of the SOG 108,
This portion of the poly-Si layer is selectively etched and removed.
・工程６．第８図参照
ストレージ・ノード用のポリ５ｉＷＪ１０９の外面およ
び内面が露出したところで、ポリＳｉＭ！ｌ１０９の表
面にキャパシタ絶縁膜ｉｌｌを形成する。キャパシタ絶
縁膜１１１としては、熱ＳＩＯ！膜や５ｔＳ１膜とＳｉ
Ｏ□膜との２Ｎ膜や３層膜がもちいられる。・Process 6. When the outer and inner surfaces of the poly-5iWJ109 for the storage node are exposed (see FIG. 8), the poly-SiM! A capacitor insulating film ill is formed on the surface of l109. As the capacitor insulating film 111, thermal SIO! film or 5tS1 film and Si
A 2N film or a three-layer film with an O□ film can be used.
キャパシタ絶縁１ｔｔｔを形成した後、セル・プレート
用のポリ５１１１１２を堆積し、セル・プレートのパタ
ーニングを行う。After forming the capacitor insulation 1ttt, poly 511112 for the cell plate is deposited and the cell plate is patterned.
その後、５ＯＧＩＱＢ （第７図）を除去する。After that, 5OGIQB (FIG. 7) is removed.
ＳＯＧ １０８をウェット・エツチングする場合。When wet etching SOG 108.
ＳＯｏ １０８中のリンの濃度を予め高くしておくと５
層間絶縁膜であるＣ Ｖ Ｄ −５ｌｏｔ膜」０６との
選択比を大きくすることができる。したがって。If the concentration of phosphorus in SOo 108 is increased in advance, 5
It is possible to increase the selectivity with respect to the C V D -5lot film 06 which is an interlayer insulating film. therefore.
ＳＯＧ １０８をエツチングにより除去し°Ｃも層間Ｉ
！ｌ縁膜であるＣｖＤ−３ｉ島膜１０６を残すことがで
きる。また、ｃｖｏ−ｓｔｏｗ膜１０６の申または上部
に５ｔ１Ｎ、膜などの８１６膜との選択比の高い物質が
あるとエツチングが行いやす（なる。SOG 108 was removed by etching and the temperature was also lowered by interlayer I.
! The CvD-3i island membrane 106, which is the marginal membrane, can be left behind. Furthermore, if there is a substance with a high selectivity with respect to the 816 film, such as a 5t1N film, on the bottom or top of the cvo-stow film 106, etching is likely to occur.
・工程７．第１図参照
ＣＶＤ法により眉間絶縁膜を構成する５ｉｏＪ欠１１３
を堆積した後、ソース領域１０３とＮ配線ｌ１４とのコ
ンタクトをとる。・Process 7. 5ioJ missing 113 forming glabellar insulating film by CVD method (see Figure 1)
After depositing, contact is made between the source region 103 and the N interconnection l14.
以上により１本実施例のスタックト・キャパシタ・セル
が完成する。Through the above steps, the stacked capacitor cell of this embodiment is completed.
（実施例２） 第２図は、実施例２を示す図である。(Example 2) FIG. 2 is a diagram showing a second embodiment.
第２図において、２０１は８１基板、２０２はフイール
ド酸化膜、２０３はソース領域、２０４はドレイン領域
、２０５はゲート電極、２１０はストレージ・ノードを
構成するポリＳｉｎ、 ２１１はＳｉｎ！膜やＳｉ３
Ｎ、膜とＳｉＯ□膜との２層または３層構造をしたキャ
パシタＸ色録膜、２１２はセル・プレートトを構成する
ポリＳｉ層、２１３は層間絶縁膜を構成するＣ Ｖ Ｄ
−Ｓｉｆｔ膜、２１４はＮ配線である。In FIG. 2, 201 is an 81 substrate, 202 is a field oxide film, 203 is a source region, 204 is a drain region, 205 is a gate electrode, 210 is a poly-Sin constituting a storage node, and 211 is a Sin! Film or Si3
N, a capacitor having a two- or three-layer structure of a film and a SiO□ film; 212 a poly-Si layer forming a cell plate; 213 a C V D
-Sift film 214 is an N wiring.
Ｓｉ基板２０１は、フィールド酸化膜２０２により各メ
モリ・セルに区画されている。The Si substrate 201 is partitioned into memory cells by field oxide films 202.
メモリ・セル用のＭＯＳトランジスタは、Ｓｉｇ仮２０
１の表面に形成された。ソースｔ１域２０３゜ドレイン
領域２０４およびゲート電極２０５から構成されている
。ゲート電極２０５の材料としては、ポリＳｉ、金属、
金属のシリサイドなどが用いられる。The MOS transistor for the memory cell is Sigkari 20
Formed on the surface of 1. The source t1 region 203 is composed of a drain region 204 and a gate electrode 205. Materials for the gate electrode 205 include poly-Si, metal,
Metal silicide etc. are used.
メモリ・セル用のキャパシタ・セルは、ストレージ・ノ
ードを構成するポリＳｉ層２１０． Ｓｉ０ｇ膜やＳｉ
３Ｎ、膜と５ｌＯｔ膜との２層または３層構造をしたキ
ャパシタ絶縁膜２１１およびセル・プレートを構成する
ポリＳｉＮ２１２から構成され１層間絶縁膜を構成する
Ｃ Ｖ Ｄ−５ｉｎｓ膜２１３の中に形成されている。A capacitor cell for a memory cell is a poly-Si layer 210 . which constitutes a storage node. Si0g film or Si
The capacitor insulating film 211 has a two- or three-layer structure of a 3N film and a 5lOt film, and a C V D-5ins film 213, which is composed of a poly-SiN film 212 that forms a cell plate and forms an interlayer insulating film. has been done.
ストレージ・ノードを構成するポリＳ！１２１０は、そ
の端面において直立する壁部を有しており。PolyS that configures the storage node! 1210 has an upright wall at its end surface.
壁部の内面および外面に対向して、セル・プレートを構
成するポリ５ｉｌｆｆｌ ２１２が設けられているので
、キャパシタの表面積を太き（することができ。Since the poly 5ilffl 212 constituting the cell plate is provided opposite the inner and outer surfaces of the wall, the surface area of the capacitor can be increased.
従来のスタックト・キャパシタ・セルと同一の面積でよ
り大きなキャパシタ容量を得ることができる。また、キ
ャパシタ面積は、実施例１のスタックト・キャパシタ・
セルよりも太き（なるので。Greater capacitance can be obtained in the same area as conventional stacked capacitor cells. In addition, the capacitor area is the stacked capacitor of Example 1.
It's thicker than the cell (so it's thicker).
本実施例のスタックト・キャパシタ・セルは、実施例１
のスタックト・キャパシタ・セルよりもキャパシタ容量
を太き（することができる。The stacked capacitor cell of this example is Example 1
The capacitor capacitance can be thicker than that of the stacked capacitor cell.
次に０本実施例のスタックト・キャパシタ・セルの製造
方法を説明する。Next, a method of manufacturing the stacked capacitor cell of this embodiment will be explained.
第９図〜第１２図は、第２図に至る各製造工程を示す図
である。9 to 12 are diagrams showing each manufacturing process leading to FIG. 2.
第９図〜第１２図および第２図を用いて９本実施例のス
タックト・キャパシタ・セルの製造方法を説明する。A method of manufacturing a stacked capacitor cell according to the present embodiment will be described with reference to FIGS. 9 to 12 and FIG.
・工程１．第９図参照
Ｓｉ基板２０１の表面にＬＯＣＯ３法により素子分ＥＩ
９Ｍ域であるフィールド酸化膜２０２を形成し。・Process 1. Refer to FIG. 9, element portion EI is applied to the surface of the Si substrate 201 by the LOCO3 method.
A field oxide film 202 in the 9M region is formed.
拡散またはイオン注入によりソース領域２０３およびド
レイン領域２０４を形成する。A source region 203 and a drain region 204 are formed by diffusion or ion implantation.
次いで、ゲート酸化膜を形成した後、ポリＳｉ。Next, after forming a gate oxide film, a poly-Si film is formed.
高融点金属、高融点金属のシリサイド、高融点金属のポ
リサイドなどをゲート酸化膜上に堆積し。A high melting point metal, high melting point metal silicide, high melting point metal polycide, etc. are deposited on the gate oxide film.
パターニングを行い、ゲート電極２０５を形成する。Patterning is performed to form a gate electrode 205.
その後、ＣＶＤ法により５ｉｆｔ膜を全面に堆積した後
、異方性エツチングによりゲート電極２０５および他の
配線の周囲を層間絶縁膜を構成するＣＶ Ｄ−３ｉｆｔ
膜２０６で覆う。After that, a CVD-3ift film is deposited on the entire surface by CVD, and then a CVD-3ift film is formed around the gate electrode 205 and other wirings to form an interlayer insulating film by anisotropic etching.
Cover with a membrane 206.
・工程２．第１Ｏ図参照 表面全体に薄い５ｉＪＪ２０７を堆積する。・Process 2. See Figure 1O Deposit a thin layer of 5iJJ207 over the entire surface.
次いで、Ｓｉｉ板２０１の表面全体にスピンオングラス
（ＳＯＧ）２０８を平ｔｔｉに塗布した後、全面にレジ
スト２０９を塗布し、ストレージ・ノードを形成する部
分のレジストを除去する。Next, spin-on glass (SOG) 208 is applied evenly over the entire surface of the Sii board 201, and then a resist 209 is applied over the entire surface, and the resist in the portion where the storage node is to be formed is removed.
ストレージ・ノードの壁部の高さは、５ＯＧ２０８の厚
さによって決められる。The storage node wall height is determined by the 5OG 208 thickness.
・工程３．第１１図参照 レジスト２０９（第１０図）をマスクにして。・Process 3. See Figure 11 Using the resist 209 (FIG. 10) as a mask.
ストレージ・ノードを形成する部分の５ＯＧ２０８をエ
ツチングにより除去する。The 5OG 208 forming the storage node is removed by etching.
次いで、ストレージ・ノードとドレイン領域２０４との
コンタクトをとるために、ドレイン領域２０４の上部の
Ｓ！基板２０１の表面を露出させてから、ストレージ・
ノードとなるポリ５ｉｌｉ２１Ｇを気相成長法により堆
積する。Then, to make contact between the storage node and drain region 204, S! on top of drain region 204 is made. After exposing the surface of the substrate 201, the storage
Poly 5ili 21G, which will become a node, is deposited by vapor phase growth.
その後、３００２０Ｂをエツチングにより除去する。Thereafter, 30020B is removed by etching.
・工程４．第１２図参照
ストレージ・ノード用のポリＳｉ層２１０の端面に直立
した壁部の外面および内面が露出したところで、ポリＳ
ｉ層２１０の表面にキャパシタ絶縁膜２１１を形成する
。キャパシタ絶＆を膜２１１は。・Process 4. When the outer and inner surfaces of the walls standing upright on the end face of the poly-Si layer 210 for the storage node are exposed, see FIG.
A capacitor insulating film 211 is formed on the surface of the i-layer 210. The capacitor is disconnected from the film 211.
ストレージ・ノード用のポリ５ＩｒＦＪ２１０の底面。Bottom side of poly 5IrFJ210 for storage node.
壁部の内面および外面に形成する。キャパシタ絶縁１１
２２１１としては、熱５ｉｆｔ膜やＳｉ３Ｎ、膜とＳｉ
０ｇ膜との２層膜や３層膜が用いられろ。Formed on the inner and outer surfaces of the wall. Capacitor insulation 11
As 2211, thermal 5ift film, Si3N, film and Si
A two-layer film or a three-layer film with a 0g film should be used.
・工程５．第２図参照
キャパシタ絶縁１１２２１ｔを形成した後、セル・プレ
ート用のポリＳｉ［２１２を堆積し、セル・プレートの
パターニングを行う。・Process 5. After forming the capacitor insulation 11221t (see FIG. 2), poly-Si [212] for the cell plate is deposited, and the cell plate is patterned.
次いで、ＣＶＤ法により層間絶縁膜を構成するＣＶＤ−
３ｉＯ□１１ダ２１３を堆積した後、ソース領域２０３
とＮ配線２１４とのコンタクトをとる。Next, the CVD method is used to form an interlayer insulating film.
After depositing 3iO□11 da 213, the source region 203
Make contact with the N wiring 214.
以上により１本実施例のスタックト・キャパシタ・セル
が完成する。Through the above steps, the stacked capacitor cell of this embodiment is completed.
本発明のスタックト・キャパシタ・セルでは。 In the stacked capacitor cell of the present invention.
ストレージ・ノードの端面に直立した壁部の内面または
内面および外面をキャパシタ容量として使用することが
できるので、従来のスタックト・キャパシタ・セルと同
一の面積でより大きなキャパシタ容量を得ることができ
る。Since the inner surface or the inner and outer surfaces of the wall section standing upright on the end face of the storage node can be used as the capacitor capacitance, a larger capacitor capacitance can be obtained in the same area as a conventional stacked capacitor cell.
したがって、半導体集積回路装置を構成する各素子を微
細化することができるようになる。Therefore, each element constituting the semiconductor integrated circuit device can be miniaturized.
第１図は実施例１を示す図、第２図は実施例２を示す図
、第３図〜第８図は第１図に至るまでの１１造工程を示
す図、第９図〜第１２図は第２図に至るまでの製造工程
を示す図、第１３図は従来例！を示す図、第１４図は従
来例２を示す図である。
第１図において
１０１：Ｓｉ基板
１０２８フイールド酸化膜
１０３；ソース領域
１０４ニドレイン領域
１０５８ゲート電極
１０９：ストレージ・ノードを構成するポリＳｉ層
１１１ ： ＳｌＯｍａ＋ ５ｌｓＮ＊ＥＩ ト５ｉｏ
ｔｌｌｆＪ ト（７） ２ Ｎ ＊たは３）！構造をし
たキャパシタ絶縁膜１１２：セル・プレートを構成する
ポリ５ｉｊ５１１３ ： ＮｒｒＩ絶縁膜’ｆｒ ｔｌ
成Ｔ ルＣＶ Ｄ −５ＩＯｄｌｆｉ１１４ｊＮ配線
第２図において
２０１：Ｓｉ基板
２０２：フィールド酸化膜
２０３：ソース領域
２０４；ドレイン領域
２０５：ゲート電極
２０９：ストレージ・ノードを構成するポリＳ１層
２１１ ；Ｓｉｎ、膜やＳｉ３Ｎ、膜とＳｉ０ｇ膜との
２層または３層構造をしたキャパシタ絶縁膜
２１２：セル・プレートを構成するポリ５ｉ１５２１３
：１間ｖＡ縁膜を構成するＣ Ｖ Ｄ ・Ｓｉｎｇ膜２
１４：／Ｖ配線Figure 1 is a diagram showing Example 1, Figure 2 is a diagram showing Example 2, Figures 3 to 8 are diagrams showing 11 manufacturing steps up to Figure 1, and Figures 9 to 12. The figure shows the manufacturing process up to Figure 2, and Figure 13 is a conventional example! FIG. 14 is a diagram showing conventional example 2. In FIG. 1, 101: Si substrate 1028 field oxide film 103; source region 104 drain region 1058 gate electrode 109: poly-Si layer constituting storage node 111: SlOma+ 5lsN*EI 5io
tllfJ ト(7) 2 N *TAHA3)! Structured capacitor insulating film 112: Poly 5ij5113 forming the cell plate: NrrI insulating film'fr tl
201: Si substrate 202: Field oxide film 203: Source region 204; Drain region 205: Gate electrode 209: Poly S1 layer 211 constituting storage node; Capacitor insulating film 212 with two or three layer structure of Si3N film and Si0g film: Poly 5i15213 constituting the cell plate
:CVD・Sing membrane 2 which constitutes vA marginal membrane between 1 and 2
14: /V wiring
Claims (1)
、２１２）中に形成され、半導体基板（１０１、２０１
）と接触すると共に電荷を蓄積するストレージ・ノード
（１０９、２０９）、キャパシタ絶縁膜（１１０、２１
０）および対向電極をなすセル・プレート（１１２、２
１２）の積層体からなるスタックト・キャパシタ・セル
を有する半導体集積回路装置において、 ストレージ・ノード（１０９、２１０）は、その端面に
直立した壁部を有する箱型の形状をしており、底面全体
および壁部の少なくとも内面に対向してセル・プレート
（１１２、２１２）を設けてキャパシタを構成した ことを特徴とする半導体集積回路装置。[Claims] An interlayer insulating film (112) on a semiconductor substrate (101, 201)
, 212) and formed in the semiconductor substrate (101, 201
), a storage node (109, 209) that is in contact with the capacitor insulating film (110, 21
0) and a cell plate (112, 2
12) In the semiconductor integrated circuit device having a stacked capacitor cell made of a laminate, the storage node (109, 210) has a box-like shape with an upright wall on its end surface, and the entire bottom surface is and a semiconductor integrated circuit device, characterized in that a cell plate (112, 212) is provided opposite at least the inner surface of the wall portion to constitute a capacitor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63085858A JP2645069B2 (en) | 1988-04-07 | 1988-04-07 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63085858A JP2645069B2 (en) | 1988-04-07 | 1988-04-07 | Semiconductor integrated circuit device |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9026494A Division JP2875227B2 (en) | 1997-02-10 | 1997-02-10 | Method for manufacturing semiconductor integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01257365A true JPH01257365A (en) | 1989-10-13 |
| JP2645069B2 JP2645069B2 (en) | 1997-08-25 |
Family
ID=13870576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63085858A Expired - Lifetime JP2645069B2 (en) | 1988-04-07 | 1988-04-07 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2645069B2 (en) |
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0258374A (en) * | 1988-08-24 | 1990-02-27 | Hitachi Ltd | Semiconductor integrated circuit device |
| JPH03180062A (en) * | 1989-12-08 | 1991-08-06 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
| US5045899A (en) * | 1989-12-01 | 1991-09-03 | Mitsubishi Denki Kabushiki Kaisha | Dynamic random access memory having stacked capacitor structure |
| JPH03257859A (en) * | 1990-03-07 | 1991-11-18 | Mitsubishi Electric Corp | Semiconductor device and manufacture thereof |
| US5072270A (en) * | 1989-11-08 | 1991-12-10 | Mitsubishi Denki Kabushiki Kaisha | Stacked capacitor type dynamic random access memory |
| JPH03296263A (en) * | 1990-04-16 | 1991-12-26 | Nec Corp | Semiconductor memory cell and its manufacture |
| JPH04755A (en) * | 1990-01-26 | 1992-01-06 | Mitsubishi Electric Corp | Semiconductor storage device and manufacture thereof |
| FR2676863A1 (en) * | 1991-05-23 | 1992-11-27 | Samsung Electronics Co Ltd | Method of manufacturing a DRAM cell capacitor and structure of the latter |
| JPH0567747A (en) * | 1991-01-30 | 1993-03-19 | Samsung Electron Co Ltd | High-density integrated semiconductor memory device and manufacture thereof |
| US5217914A (en) * | 1990-04-10 | 1993-06-08 | Matsushita Electric Industrial Co., Ltd. | Method for making semiconductor integration circuit with stacked capacitor cells |
| US5290729A (en) * | 1990-02-16 | 1994-03-01 | Mitsubishi Denki Kabushiki Kaisha | Stacked type capacitor having a dielectric film formed on a rough surface of an electrode and method of manufacturing thereof |
| US5340765A (en) * | 1993-08-13 | 1994-08-23 | Micron Semiconductor, Inc. | Method for forming enhanced capacitance stacked capacitor structures using hemi-spherical grain polysilicon |
| US5354705A (en) * | 1993-09-15 | 1994-10-11 | Micron Semiconductor, Inc. | Technique to fabricate a container structure with rough inner and outer surfaces |
| US5381365A (en) * | 1990-01-26 | 1995-01-10 | Mitsubishi Denki Kabushiki Kaisha | Dynamic random access memory having stacked type capacitor and manufacturing method therefor |
| US5478770A (en) * | 1991-12-31 | 1995-12-26 | Hyundai Electronics Industries Co., Ltd. | Methods for manufacturing a storage electrode of DRAM cells |
| US5986300A (en) * | 1995-06-27 | 1999-11-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device and method of manufacturing the same |
| US6097052A (en) * | 1992-11-27 | 2000-08-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and a method of manufacturing thereof |
| US6194758B1 (en) | 1997-12-24 | 2001-02-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device comprising capacitor and method of fabricating the same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6248062A (en) * | 1985-08-28 | 1987-03-02 | Sony Corp | Memory cell |
| JPS62128168A (en) * | 1985-11-29 | 1987-06-10 | Hitachi Ltd | Manufacture of charge accumulating capacitor |
-
1988
- 1988-04-07 JP JP63085858A patent/JP2645069B2/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6248062A (en) * | 1985-08-28 | 1987-03-02 | Sony Corp | Memory cell |
| JPS62128168A (en) * | 1985-11-29 | 1987-06-10 | Hitachi Ltd | Manufacture of charge accumulating capacitor |
Cited By (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0258374A (en) * | 1988-08-24 | 1990-02-27 | Hitachi Ltd | Semiconductor integrated circuit device |
| US5072270A (en) * | 1989-11-08 | 1991-12-10 | Mitsubishi Denki Kabushiki Kaisha | Stacked capacitor type dynamic random access memory |
| US5045899A (en) * | 1989-12-01 | 1991-09-03 | Mitsubishi Denki Kabushiki Kaisha | Dynamic random access memory having stacked capacitor structure |
| JPH03180062A (en) * | 1989-12-08 | 1991-08-06 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
| US5381365A (en) * | 1990-01-26 | 1995-01-10 | Mitsubishi Denki Kabushiki Kaisha | Dynamic random access memory having stacked type capacitor and manufacturing method therefor |
| US5434439A (en) * | 1990-01-26 | 1995-07-18 | Mitsubishi Denki Kabushiki Kaisha | Dynamic random access memory having stacked type capacitor and manufacturing method therefor |
| JPH04755A (en) * | 1990-01-26 | 1992-01-06 | Mitsubishi Electric Corp | Semiconductor storage device and manufacture thereof |
| US5798289A (en) * | 1990-01-26 | 1998-08-25 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing stacked capacitors in a DRAM with reduced isolation region between adjacent capacitors |
| US5597755A (en) * | 1990-01-26 | 1997-01-28 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a stacked capacitor in a dram |
| US5290729A (en) * | 1990-02-16 | 1994-03-01 | Mitsubishi Denki Kabushiki Kaisha | Stacked type capacitor having a dielectric film formed on a rough surface of an electrode and method of manufacturing thereof |
| JPH03257859A (en) * | 1990-03-07 | 1991-11-18 | Mitsubishi Electric Corp | Semiconductor device and manufacture thereof |
| US5217914A (en) * | 1990-04-10 | 1993-06-08 | Matsushita Electric Industrial Co., Ltd. | Method for making semiconductor integration circuit with stacked capacitor cells |
| JPH03296263A (en) * | 1990-04-16 | 1991-12-26 | Nec Corp | Semiconductor memory cell and its manufacture |
| JPH0567747A (en) * | 1991-01-30 | 1993-03-19 | Samsung Electron Co Ltd | High-density integrated semiconductor memory device and manufacture thereof |
| JPH04350965A (en) * | 1991-05-23 | 1992-12-04 | Samsung Electron Co Ltd | Manufacture of capacitor used for memory cell of semiconductor memory device and structure thereof |
| FR2676863A1 (en) * | 1991-05-23 | 1992-11-27 | Samsung Electronics Co Ltd | Method of manufacturing a DRAM cell capacitor and structure of the latter |
| US5364809A (en) * | 1991-05-23 | 1994-11-15 | Samsung Electronics Co., Ltd. | Method of fabricating a capacitor for a dynamic random access memory cell |
| US5478770A (en) * | 1991-12-31 | 1995-12-26 | Hyundai Electronics Industries Co., Ltd. | Methods for manufacturing a storage electrode of DRAM cells |
| US6586329B1 (en) | 1992-11-27 | 2003-07-01 | Mitsubishi Denki Kabshiki Kaisha | Semiconductor device and a method of manufacturing thereof |
| US6097052A (en) * | 1992-11-27 | 2000-08-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and a method of manufacturing thereof |
| US5340765A (en) * | 1993-08-13 | 1994-08-23 | Micron Semiconductor, Inc. | Method for forming enhanced capacitance stacked capacitor structures using hemi-spherical grain polysilicon |
| US5354705A (en) * | 1993-09-15 | 1994-10-11 | Micron Semiconductor, Inc. | Technique to fabricate a container structure with rough inner and outer surfaces |
| US5986300A (en) * | 1995-06-27 | 1999-11-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device and method of manufacturing the same |
| US6146942A (en) * | 1995-06-27 | 2000-11-14 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor memory device |
| US6194758B1 (en) | 1997-12-24 | 2001-02-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device comprising capacitor and method of fabricating the same |
| US6940116B2 (en) | 1997-12-24 | 2005-09-06 | Renesas Technology Corp. | Semiconductor device comprising a highly-reliable, constant capacitance capacitor |
| US7045420B2 (en) | 1997-12-24 | 2006-05-16 | Renesas Technology Corp. | Semiconductor device comprising capacitor and method of fabricating the same |
| US7368776B2 (en) | 1997-12-24 | 2008-05-06 | Renesas Technology Corp. | Semiconductor device comprising a highly-reliable, constant capacitance capacitor |
| US7439132B2 (en) | 1997-12-24 | 2008-10-21 | Renesas Technology Corp. | Semiconductor device comprising capacitor and method of fabricating the same |
| US7754562B2 (en) | 1997-12-24 | 2010-07-13 | Renesas Technology Corp. | Semiconductor device comprising capacitor and method of fabricating the same |
| US7795648B2 (en) | 1997-12-24 | 2010-09-14 | Renesas Technology Corporation | Semiconductor device comprising capacitor and method of fabricating the same |
| US7816204B2 (en) | 1997-12-24 | 2010-10-19 | Renesas Technology Corp. | Semiconductor device comprising capacitor and method of fabricating the same |
| US8471321B2 (en) | 1997-12-24 | 2013-06-25 | Renesas Electronics Corporation | Semiconductor device comprising capacitor and method of fabricating the same |
| US8759891B2 (en) | 1997-12-24 | 2014-06-24 | Renesas Electronics Corporation | Semiconductor device comprising capacitor and method of fabricating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2645069B2 (en) | 1997-08-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3384599B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP2504606B2 (en) | Semiconductor memory device and manufacturing method thereof | |
| JPH01257365A (en) | Semiconductor integrated circuit device | |
| JP3368726B2 (en) | Semiconductor memory device and manufacturing method thereof | |
| JP2501501B2 (en) | Method for manufacturing semiconductor memory-memory of device-capacitor used in cell and structure thereof | |
| JP2741672B2 (en) | Method of manufacturing capacitor for stacked DRAM cell | |
| JPH0563156A (en) | Manufacture of semiconductor device | |
| JPH1174487A (en) | Semiconductor device and manufacture thereof | |
| JPH0321062A (en) | Semiconductor storage device | |
| JP2826717B2 (en) | Method for manufacturing capacitor of semiconductor device | |
| JP3033742B2 (en) | Semiconductor memory and manufacturing method thereof | |
| JP2671466B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP2875227B2 (en) | Method for manufacturing semiconductor integrated circuit device | |
| JPH01289154A (en) | Semiconductor integrated circuit device and manufacture thereof | |
| JPH08148584A (en) | Semiconductor device and its manufacture | |
| JPH01273347A (en) | Semiconductor device | |
| JP3048417B2 (en) | Method for manufacturing semiconductor device | |
| JP3271612B2 (en) | Manufacturing method of storage capacitor part | |
| JP2892443B2 (en) | Method for manufacturing semiconductor device | |
| JPH04216666A (en) | Semiconductor device and its manufacture | |
| JPH05206399A (en) | Semiconductor device and manufacture of the same | |
| JP2000031434A (en) | Semiconductor device | |
| JPH03123074A (en) | Semiconductor memory device | |
| JP2000031431A (en) | Semiconductor device | |
| JPH04274360A (en) | Semiconductor memory device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |