JPH01253641A - Circuit for discriminating streak-like defect - Google Patents
Circuit for discriminating streak-like defectInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、被検査物体の表面に存在する筋状のキズ等の
欠陥を、点在する単なるキズ等の欠陥と弁別して検出す
るための処理回路に関するものである。[Detailed Description of the Invention] [Industrial Application Field] The present invention is a method for detecting defects such as streaky scratches existing on the surface of an object to be inspected by distinguishing them from defects such as mere scattered scratches. This relates to processing circuits.
フィルム、紙等のシート状物、金属物その他の製作物の
表面に存在する欠陥を検出信号するための種々の欠陥検
出装置が知られており、これらの装置により例えばピン
ホールや筋状の欠陥等を検出して製品の品質管理が行わ
れている。Various defect detection devices are known to detect and signal defects present on the surface of sheets of film, paper, etc., metal objects, and other products. Product quality control is carried out by detecting the following.
このような検出装装置ではピンホールや単なるキズ等だ
けでなく筋状のキズ等を検出することが行われる。この
ために利用される処理回路としては、例えば特願昭１３
１−２８９８４０号に記載されたようにデータセル毎の
検出データを重み付は検出データに変換する加減算処理
回路を利用したものが本出願人により提案されている。Such a detection device detects not only pinholes and simple scratches, but also streak-like scratches. For example, the processing circuit used for this purpose is
The applicant has proposed a method using an addition/subtraction processing circuit that converts detected data for each data cell into weighted detected data, as described in Japanese Patent No. 1-289840.
この筋状欠陥弁別処理回路においては、第５図に示すよ
うにフレーム分割線３１とレーン分割線３２と被検査物
３５の表面を仮想的なデータセル３３に細分し、−ｘ方
向に位相される被検査物３５に対しζ、その幅方向に走
行される光ビーム３７をスキャナ３６から照射し、この
光ビーム３７の被検査物３５からの反射光が受光器４ｏ
により受光される。受光器４０では、光電変換が行われ
、反射光の強度に応じた電気信号が出力される。次に、
フィルタ回路４１によって特定の周波数帯域の信号のみ
を通過させ、検出信号を強調すべく波形整形される。二
値化回路４２においては、電気信号が所定の値以上の欠
陥信号に対しては「１」が、所定の値以下の正常信号に
対しては「ｏ」が対応付けされ、すべての電気信号が前
記データ３３毎に二値化データ「１」とｒＯＪに分類さ
れる。In this streak defect discrimination processing circuit, as shown in FIG. The scanner 36 irradiates the object 35 to be inspected with a light beam 37 traveling in the width direction of the object 35, and the light beam 37 reflected from the object 35 is reflected by the receiver 4o.
The light is received by The photoreceiver 40 performs photoelectric conversion and outputs an electrical signal according to the intensity of the reflected light. next,
The filter circuit 41 passes only signals in a specific frequency band and performs waveform shaping to emphasize the detected signal. In the binarization circuit 42, "1" is associated with a defective signal whose electrical signal is greater than a predetermined value, and "o" is associated with a normal signal whose electrical signal is less than a predetermined value. The data 33 are classified into binary data "1" and rOJ.
この二値化データは一時記憶回路４３に一時記憶される
。この−時記憶回路４３には被検査物３５を幅方向に分
割するレーンマークパルスが供給される。光ビーム３７
の操作が一定回数（−回でもよい）繰り返し、被検査物
３５が移送方向に一データセル３３分だけ進んだことが
測長パルス分周器４４で検出されると、−時記憶回路４
３に記憶された二値化データは、ゲート回路４６を介し
て加減算制御回路４７に出力される。この際、二値化デ
ータにはレーンマークパルスが同期して出力が行われる
。This binary data is temporarily stored in the temporary storage circuit 43. A lane mark pulse for dividing the inspection object 35 in the width direction is supplied to the negative time memory circuit 43. light beam 37
When the operation is repeated a certain number of times (may be - times) and the length measurement pulse frequency divider 44 detects that the inspected object 35 has advanced by one data cell 33 in the transport direction, the - time memory circuit 4
The binarized data stored in 3 is output to the addition/subtraction control circuit 47 via the gate circuit 46. At this time, the binary data is output in synchronization with the lane mark pulse.
加減算制御回路４７は、−時記憶回路４３がら供給され
た二値化データに対して「＋χ」、「−Ｙ」の重み付け
を行う。これにより、例えばＸ−３、Ｙ＝５とセソｌ−
したときには二値化データ「１」に対してはｒ ＋ ３
Ｊが、二値化データ「０」に対しては「−５」が割り
当てられる。The addition/subtraction control circuit 47 weights the binary data supplied from the -time storage circuit 43 with "+χ" and "-Y". As a result, for example, X-3, Y=5 and seso l-
When doing so, r + 3 for binary data “1”
For J, "-5" is assigned to binary data "0".
加減算制御回路４７から出力された検出データは、加減
算器４８によってレーン毎に加減算され、積算値記憶回
路４９に記憶される。ここではレーン毎に積算して記１
．Ｏされる。The detection data output from the addition/subtraction control circuit 47 is added/subtracted for each lane by an adder/subtractor 48 and stored in an integrated value storage circuit 49 . Here, we calculate the total for each lane and record it.
．． O is given.
加減算器４８は、積算値記憶回路４９からフィードハッ
クされる積算値に対し、検出データを加減算して出力す
る。この積算検出データはコンパレータ５１に入力され
、比較値設定スイッチ５２で設定された比較値、例えば
「２０」と比較される。そして、いずれかのレーンにお
いて積算検出データが比較値ｒ ２０ ｊを越えたとき
には、コンパレータ５１はレーン毎に筋状欠陥検出信号
を与えるようになる。したがって、受光器４ｏに断続的
なノイズが入ったとしても、これは「＋３」を与えあと
「−５」で「０」にリセットされ、筋状欠陥検出信号を
出すことはない。The adder/subtractor 48 adds or subtracts the detected data to the integrated value fed back from the integrated value storage circuit 49 and outputs the result. This integrated detection data is input to the comparator 51 and compared with a comparison value set by the comparison value setting switch 52, for example "20". Then, when the integrated detection data exceeds the comparison value r 20 j in any lane, the comparator 51 provides a streak defect detection signal for each lane. Therefore, even if intermittent noise enters the light receiver 4o, it will be reset to "0" by giving "+3" and "-5", and will not output a streak defect detection signal.
この際の積算状況を示した第６図において、筋状欠陥検
出信号が続いている限り積算検出データは、３，６．・
・・、１８．２１と積算されてゆき、比較値「２０」を
越えたところで筋状欠陥検出信号を出すものである。比
較値を越えたあとは、以後も連続的に筋状欠陥の検出を
行うために、積算検出データは「０」にリセットされる
。In FIG. 6, which shows the integration situation at this time, as long as the streaky defect detection signal continues, the integrated detection data will be 3, 6, .・
. . , 18.21, and when the comparison value exceeds "20", a streak defect detection signal is issued. After the comparison value is exceeded, the integrated detection data is reset to "0" in order to continue detecting streak defects.
これにより筋状欠陥を明確に弁別して検出することがで
きるようになる。コンパレータ５１から筋状欠陥検出信
号が出力されたときには、この出力は否定回路５３を介
し、リセット信号として積算値クリア回路５４に供給さ
れ、積算値記憶回路４９の筋状欠陥が検出されたアドレ
スのデータは「０」にクリアされ、再ひ新たな検出デー
タの積算が行われる。これによって、筋状欠陥を長さ方
向に連続して検出することが可能になる。This makes it possible to clearly distinguish and detect streak defects. When the streak defect detection signal is output from the comparator 51, this output is supplied as a reset signal to the integrated value clearing circuit 54 via the NOT circuit 53, and the address of the integrated value storage circuit 49 where the streak defect was detected is The data is cleared to "0" and new detection data is integrated. This makes it possible to detect streak defects continuously in the length direction.
しかしながら、以上のように筋状欠陥検出信号を発信す
るたびに１０」にクリアするようにしたものでは、例え
ば筋状欠陥が連続している場合でも、−旦筋状欠陥検出
信号が出たあとは、欠陥信号が比較値まで累積されるま
での時間、筋状欠陥検出信号を出すことができず、操作
者にとっては筋状欠陥が連続しているものか否かを知る
ことが出来ない点で不便であった。However, in the case where the value is cleared to 10 every time the streak defect detection signal is transmitted as described above, for example, even if there are consecutive streak defects, -1 times after the streak defect detection signal is output. The point is that the streak defect detection signal cannot be output until the defect signal is accumulated to the comparison value, and the operator cannot know whether the streak defects are continuous or not. It was inconvenient.
〔発明の目的〕
本発明は、以上のような問題点を解決するためになされ
たもので、筋状欠陥が連続している期間は、筋状欠陥検
出信号を出し続けることができ、筋状欠陥と、単なるキ
ズ等とを高感度で弁別できる筋状欠陥弁別処理回路を提
供することを目的とする。[Object of the Invention] The present invention has been made to solve the above-mentioned problems, and it is possible to continue outputting the streak defect detection signal during the period when the streak defects are continuous, and to detect the streak defects. It is an object of the present invention to provide a streaky defect discrimination processing circuit that can discriminate between defects and simple scratches with high sensitivity.
本発明は、上記課題を解決するにあたり、データセル毎
に欠陥の有無を検査して欠陥信号または正常信号を出力
する検査手段と、このネ★査手段からの欠陥信号につい
ては加算を行い、正常信号については減算を行いながら
欠陥信号を積算してゆく積算記憶手段と、この積算記憶
手段の積算値を筋状欠陥の判別基準となる比較値と比較
し、前記積算値が比較値を越えたときには筋状欠陥検出
信号を出力する比較手段と、筋状欠陥検出信号が発生さ
れたときには、積算記憶手段の積算値をその直前の積算
値に維持する記憶維持手段とを用いるようにしたもので
ある。In order to solve the above problems, the present invention includes an inspection means for inspecting the presence or absence of a defect in each data cell and outputting a defect signal or a normal signal, and the defect signals from this inspection means are added together to determine whether the data cell is normal or not. As for the signal, an integration storage means integrates the defect signal while performing subtraction, and the integration value of this integration storage means is compared with a comparison value that is a criterion for determining a streaky defect, and if the integration value exceeds the comparison value, In some cases, a comparison means for outputting a streaky defect detection signal is used, and a memory storage means is used for maintaining the integrated value of the integration storage means at the previous integrated value when the streaky defect detection signal is generated. be.
上記構成によれば、欠陥信号の積算値が比較値以上に積
算されたことを比較手段が検知したときには、比較手段
が筋状欠陥検出信号を出力させ、この積算値から最新の
積算値を差し引いた積算値が積算記憶手段に帰還される
。この動作を繰り返すと、欠陥信号が送られてくる毎に
筋状欠陥検出信号を出力することができるようになる。According to the above configuration, when the comparing means detects that the integrated value of the defect signal has been integrated more than the comparison value, the comparing means outputs the streak defect detection signal and subtracts the latest integrated value from this integrated value. The integrated value is fed back to the integrated storage means. By repeating this operation, it becomes possible to output a streaky defect detection signal every time a defect signal is sent.
以下、図面にしたがって本発明の一実施例について説明
する。An embodiment of the present invention will be described below with reference to the drawings.
本発明に係る筋状欠陥弁別処理回路の概略を示す第１図
において、光ビームの走査によって被検査物の情報を有
するビームが受光器１０に入射される。受光器１０では
これに応じた電気信号に変換される。受光器１０からの
出力信号はフィルタ回路１１で波形整形された後に二値
化回路１２に供給され、二値化回路１２では、欠陥検出
無しの場合には正常信号「０」を、有りの場合には欠陥
信号「１」を出力する。これら二値化データは一時記憶
回路１３に一時的に記憶される。−時記憶回路１３には
被検査物を幅方向に分割するレーンマークパルスが供給
されている。このあと二値化データは測長パルス分周器
１４からのデータセルの長さ方向の測長信号を出力する
ゲート回路１６を経て、加減算制御回路１７に供給され
る。加減算制御回路１７においては、欠陥信号に対して
はｒ＋ＸＪ 、正常信号に対してはｒ−ＹＪの重み付け
を行う。ｒ＋Ｘｊ、ｒ−ＹＪの設定は各々設定スイッチ
１８．１９により行われる。重み付けされた検出データ
は加減算器２０によりレーン毎に加減算され、積算値記
憶回路２２で積算記憶される。レーン番号カウンタ２３
は、積算値記憶回路２２に対してレーン毎の検出データ
の積算を許容する。積算された積算データは、加減算器
２１において、新たな検出データを加減算されたあと、
コンパレータ２４でプリセットされた比較値と比較され
る。この比較値の設定は比較値設定スイッチ２６によっ
て行われる。この他、最新の検出データの積算記憶を筋
状欠陥出力が出ている間拒絶させるＮＯＴ回路２７．ゲ
ート回路２８が組み込まれている。In FIG. 1 schematically showing a striped defect discrimination processing circuit according to the present invention, a beam having information on an object to be inspected is incident on a light receiver 10 by scanning a light beam. The light receiver 10 converts it into an electric signal corresponding to this. The output signal from the photoreceiver 10 is waveform-shaped by a filter circuit 11 and then supplied to a binarization circuit 12. The binarization circuit 12 outputs a normal signal "0" when no defect is detected, and a normal signal "0" when a defect is detected. A defect signal "1" is output. These binary data are temporarily stored in the temporary storage circuit 13. - The time memory circuit 13 is supplied with a lane mark pulse that divides the object to be inspected in the width direction. Thereafter, the binary data is supplied to the addition/subtraction control circuit 17 via the gate circuit 16 which outputs a length measurement signal in the length direction of the data cell from the length measurement pulse frequency divider 14. The addition/subtraction control circuit 17 weights defective signals by r+XJ and weights normal signals by r-YJ. The settings of r+Xj and r-YJ are performed by setting switches 18 and 19, respectively. The weighted detection data is added/subtracted for each lane by an adder/subtractor 20, and then accumulated and stored in an integrated value storage circuit 22. Lane number counter 23
allows the integrated value storage circuit 22 to integrate detected data for each lane. The integrated integrated data is added or subtracted by new detection data in the adder/subtractor 21, and then
It is compared with a preset comparison value by a comparator 24. Setting of this comparison value is performed by a comparison value setting switch 26. In addition, a NOT circuit 27 which refuses to store the latest detected data while the streaky defect output is being output. A gate circuit 28 is incorporated.
以下、上記のような構成からなる本実施例の作用につい
て説明する。Hereinafter, the operation of this embodiment configured as described above will be explained.
受光器１０．フィルタ回路１１．二値化回路１２を介し
て二値化された検出データは、−時記憶回路１３におい
てレーン毎に記憶される。この間のパルス波形は筋状欠
陥弁別処理回路の各部におけるパルス波形を示す第３図
の（Ａ）、 （Ｂ）。Photoreceiver 10. Filter circuit 11. The detection data binarized via the binarization circuit 12 is stored for each lane in the - time storage circuit 13. Pulse waveforms during this time are shown in FIGS. 3A and 3B, which show pulse waveforms at various parts of the streak defect discrimination processing circuit.
（Ｃ）に示されている。−時記憶回路１３において、−
特記記憶された二値化データは、図（Ｄ）に示すレーン
マークパルスと同期して、ゲート回路１６に出力される
。ゲート回路１６は同期した検出データを受けると、図
（Ｅ）のようなパルスを発し、その検出区間においてレ
ーン毎に欠陥が存在することを明示する。さらに、長さ
方向の測長パルスが測長パルス分周器１４から供給され
ると、レーンおよびこれと直交する方向に被検査物を細
分割するフレームとによって画定される区間、すなわち
データセル毎に所定周期で加減算制御回路１７に入力さ
れる。ここで前記の重み付けを経た検出データは、−周
期毎に加減算器２１で加減算されたあと、積算値記憶回
路２２に積算記憶される。Shown in (C). - In the time memory circuit 13, -
The stored binary data is outputted to the gate circuit 16 in synchronization with the lane mark pulse shown in FIG. When the gate circuit 16 receives the synchronized detection data, it emits a pulse as shown in Figure (E), clearly indicating that a defect exists for each lane in the detection section. Furthermore, when the length measurement pulse in the length direction is supplied from the length measurement pulse frequency divider 14, each data cell is is input to the addition/subtraction control circuit 17 at a predetermined period. Here, the detection data that has undergone the above-mentioned weighting is added and subtracted by an adder/subtractor 21 every - period, and then integrated and stored in an integrated value storage circuit 22.
このようにして積算された積算データは加減算器２１に
おいて、最新の検出データと加減算されたあと再度積算
記憶されるとともに、コンパレーク２４において比較値
との大小関係が調べられる。The integrated data thus integrated is added to and subtracted from the latest detection data in the adder/subtractor 21, and then integrated and stored again, and the comparator 24 examines the magnitude relationship with the comparison value.
比較値以上となった場合には筋状欠陥検出信号が出され
る。If the value exceeds the comparison value, a streak defect detection signal is output.
＝１０−
こうして筋状欠陥検出信号が発生されると、ＮＯＴ回路
２７を介してゲート回路２８がターンオフされる。これ
により、筋状欠陥のあったレーンについては、積算デー
タを積算するためのアドレス信号が積算値記憶回路２２
に入力されない。したがって、当該レーンに関しては筋
状欠陥検出信号が出される直前の積算データが有効に存
続され、次回の検査フレームではこの積算データに対し
て加減算器２１においてまた新たな検出データが加減算
され、コンパレータ２４で比較されることになる。この
過程を繰り返すことにより筋状欠陥が連続しているなら
ば、その間は筋状欠陥検出信号を出し続けることが可能
となる。=10- When the streak defect detection signal is generated in this way, the gate circuit 28 is turned off via the NOT circuit 27. As a result, for the lane where the streak defect occurred, the address signal for integrating the integrated data is sent to the integrated value storage circuit 22.
is not entered. Therefore, for the lane in question, the integrated data immediately before the streak defect detection signal is issued remains valid, and in the next inspection frame, new detection data is added to or subtracted from this integrated data in the adder/subtractor 21, and the comparator 24 will be compared. By repeating this process, if the streak defects are continuous, it becomes possible to continue outputting the streak defect detection signal during that time.
例えば、被検査物の移送方向をＸとして、重み付けをＸ
＝３．Ｙ＝５、比較値を２０とプリセットし、簡単のた
めに−データセル当たりの走査回数を一回とした場合に
は第２図に示すような検出結果となる。すなわち、第２
のレーンについて筋状欠陥が連続して存在しているとき
には、第２レーンについての積算データは筋状欠陥信号
が連続している限り、３単位で積み上がり、比較値２０
を越えた時点で筋状欠陥検出信号が出される。−旦筋状
欠陥検出信号が出されたあとは、筋状欠陥が連続してい
る限り筋状欠陥検出信号が出され続ける。筋状欠陥以外
の単なるキス等の欠陥に対しては、積算データが比較値
以上に積め」−がることがないため、筋状欠陥の弁別検
出が可能となる。For example, if the transport direction of the inspected object is X, the weighting is
=3. If Y=5, the comparison value is preset to 20, and the number of scans per data cell is set to one for simplicity, the detection results shown in FIG. 2 will be obtained. That is, the second
When the streaky defect continuously exists for lane 2, the integrated data for the second lane is accumulated in units of 3 as long as the streaky defect signal continues, and the comparison value is 20.
A streak defect detection signal is output at the point when the value exceeds . - Once the streaky defect detection signal is issued, the streaky defect detection signal continues to be issued as long as the streaky defect continues. For defects other than streak defects, such as a simple kiss, the integrated data will not accumulate beyond the comparison value, making it possible to discriminate and detect streak defects.
あるレーンについての積算状況を図示した第４図におい
てデータセルについて欠陥検出がされると、例えば、３
．６．・・・、１８．２１というように順次積算されて
ゆき、この積算値が比較値２０を越えると最初の筋状欠
陥検出信号が出される。In FIG. 4, which illustrates the accumulation status for a certain lane, when a defect is detected in a data cell, for example, 3
．． 6. ..., 18, 21, etc., and when this integrated value exceeds the comparison value 20, the first streak defect detection signal is output.
このあとも筋状欠陥が連続している場合には、記憶が維
持された記憶値１８に対し３が積算されて積算値ば２１
となり、再度筋状欠陥検出信号を出す。以後、筋状欠陥
が中断するまでこの動作が繰り返される。ここで筋状欠
陥の中断が起こると積算値は１８から１３になり、次の
データセルで欠陥検出されると１６．１９と積算され、
２２となって、再度比較値を越えたところで、再度、連
続的に筋状欠陥検出信号を出すようになる。If the streak defects continue after this, 3 is added to the stored value of 18, resulting in an integrated value of 21.
Then, the streak defect detection signal is output again. Thereafter, this operation is repeated until the streak defect is interrupted. If an interruption of the streak defect occurs here, the integrated value will go from 18 to 13, and if a defect is detected in the next data cell, it will be integrated to 16.19.
22, and when the comparison value is exceeded again, the streak defect detection signal is again output continuously.
なお、上記の実施例においては、説明を簡単にするため
にデータセル毎の走査回数を一回としたが、被検査物の
移送速度や光ビームの走査速度を調節することにより、
走査回数を増やすことができることはいうまでもない。Note that in the above embodiment, the number of scans per data cell was set to one to simplify the explanation, but by adjusting the transport speed of the object to be inspected and the scanning speed of the light beam,
It goes without saying that the number of scans can be increased.
以上に詳説したように、本発明の筋状欠陥弁別処理回路
においては、新たな欠陥信号をレーン毎に積算した積算
値がプリセットされた比較値以上になると筋状欠陥検出
信号を出すとともに、積算記憶手段においては、新たな
欠陥信号を積算する前の積算値の記憶を維持するように
した。したがって、筋状欠陥検出信号が出されたあとさ
らに筋状欠陥が連続している場合には筋状欠陥検出信号
を出し続けることができ、筋状欠陥と単なる欠陥との弁
別検出を高精度で行うことができるようになる。As explained in detail above, in the streak defect discrimination processing circuit of the present invention, when the integrated value obtained by integrating new defect signals for each lane exceeds a preset comparison value, a streak defect detection signal is output, and the integrated value The storage means maintains memory of the integrated value before integrating the new defect signal. Therefore, if there are consecutive streak defects after the streak defect detection signal has been issued, the streak defect detection signal can be continued to be output, allowing highly accurate detection of streak defects and simple defects. be able to do it.
第１図は本発明に係る筋状欠陥弁別処理回路の１３一
実施例の概略を示すブロック図である。
第２図は被検査物の欠陥状態と検出結果を示す説明図で
ある。
第３図は第１図のブロック図中の各部における出力波形
である。
第４図は本発明に係る筋状欠陥弁別処理回路の積算状況
の一例を示す説明図である。
第５図は従来の筋状欠陥弁別処理回路の実施例の概略を
示すブロック図である。
第６図は第５図の筋状欠陥弁別処理回路を用いた場合の
検出データの積算状況を示す説明図である。
１２・・二値化回路
１３・・−時記憶回路
１４・・測長パルス分周器
１７・・加減算制御回路
２１・・加減算器
２２・・積算値記憶回路
２４・・コンパレータ
２７・・ＮＯＴ回路
２８・・ゲート回路。
−■ ５−
Ｘ＝３
Ｙ二５
とヒ竿交（＆２０のり込合FIG. 1 is a block diagram schematically showing a thirteenth embodiment of a streak defect discrimination processing circuit according to the present invention. FIG. 2 is an explanatory diagram showing the defect state of the object to be inspected and the detection results. FIG. 3 shows output waveforms at each part in the block diagram of FIG. 1. FIG. 4 is an explanatory diagram showing an example of the integration status of the streak defect discrimination processing circuit according to the present invention. FIG. 5 is a block diagram schematically showing an embodiment of a conventional streak defect discrimination processing circuit. FIG. 6 is an explanatory diagram showing the accumulation state of detection data when the streak defect discrimination processing circuit of FIG. 5 is used. 12... Binarization circuit 13... - Time memory circuit 14... Length measurement pulse frequency divider 17... Addition/subtraction control circuit 21... Addition/subtraction unit 22... Accumulated value storage circuit 24... Comparator 27... NOT circuit 28...Gate circuit. -■ 5-
Claims (1)
に設定したレーンとで区画したデータセル毎に欠陥の有
無を検査し、欠陥の有無に応じて正常信号と欠陥信号と
を出力する検査手段と、各々のレーン毎に前記欠陥信号
については加算し、正常信号については減算しながら欠
陥信号を積算してゆく積算記憶手段と、欠陥信号の積算
値をプリセットされた比較値と比較し、前記積算値が比
較値を越えたときには筋状欠陥検出信号を出力する比較
手段と、この比較手段から筋状欠陥検出信号が出力され
たときには、積算記憶手段の積算値をその直前の積算値
に維持する記憶値維持手段とを備えたことを特徴とする
筋状欠陥弁別処理回路。(1) The presence or absence of defects is inspected for each data cell divided by a frame set in the length direction and a lane set in the width direction, and a normal signal and a defect signal are output depending on the presence or absence of defects. an integration storage means that integrates the defective signals while adding up the defective signals and subtracting the normal signals for each lane; and comparing the integrated value of the defective signals with a preset comparison value. and a comparison means for outputting a streaky defect detection signal when the integrated value exceeds a comparison value, and when a streaky defect detection signal is output from the comparing means, the integrated value of the integration storage means is compared to the previous integrated value. A streak defect discrimination processing circuit comprising a memory value maintaining means for maintaining the value.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8033588A JPH01253641A (en) | 1988-04-01 | 1988-04-01 | Circuit for discriminating streak-like defect |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8033588A JPH01253641A (en) | 1988-04-01 | 1988-04-01 | Circuit for discriminating streak-like defect |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01253641A true JPH01253641A (en) | 1989-10-09 |
Family
ID=13715389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8033588A Pending JPH01253641A (en) | 1988-04-01 | 1988-04-01 | Circuit for discriminating streak-like defect |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01253641A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5533139A (en) * | 1992-05-29 | 1996-07-02 | Eastman Kodak Company | Coating density analyzer and method using image processing |
| EP3667302A1 (en) * | 2018-12-10 | 2020-06-17 | Procemex Oy | Overhead sidelight |
-
1988
- 1988-04-01 JP JP8033588A patent/JPH01253641A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5533139A (en) * | 1992-05-29 | 1996-07-02 | Eastman Kodak Company | Coating density analyzer and method using image processing |
| EP3667302A1 (en) * | 2018-12-10 | 2020-06-17 | Procemex Oy | Overhead sidelight |
| US11128808B2 (en) | 2018-12-10 | 2021-09-21 | Procemex Oy | Overhead sidelight |
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