JPH01245328A - Floating-point normalization rounding device - Google Patents
Floating-point normalization rounding deviceInfo
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- JPH01245328A JPH01245328A JP63073587A JP7358788A JPH01245328A JP H01245328 A JPH01245328 A JP H01245328A JP 63073587 A JP63073587 A JP 63073587A JP 7358788 A JP7358788 A JP 7358788A JP H01245328 A JPH01245328 A JP H01245328A
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- 238000010606 normalization Methods 0.000 title claims abstract description 28
- 238000000034 method Methods 0.000 claims description 10
- 238000001514 detection method Methods 0.000 description 27
- 238000010586 diagram Methods 0.000 description 18
- 101100136092 Drosophila melanogaster peng gene Proteins 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は浮動小数点演算において、演算結果の正規化処
理と丸め処理を行なう浮動小数点正規化丸め装置に関す
るものである。DETAILED DESCRIPTION OF THE INVENTION FIELD OF INDUSTRIAL APPLICATION The present invention relates to a floating-point normalization and rounding device that performs normalization and rounding of operation results in floating-point arithmetic.
従来の技術
演算後に正規化とそれに続く丸め処理を行なう浮動小数
点演算では、正規化された仮数部を丸めた時点で仮数部
オーバーフローが発生する場合がある。この場合、ざら
に仮数部右シフト及び指数インクリメント操作による補
正が必要になり、高速演算の妨げとなる。そこでこの補
正を高速化することを実現した従来の浮動小数点正規化
丸め装置としては、例えば特開昭６０−９７４３６号公
報に示されている。本従来例は、正規化した結果が１．
１１１・・・１１でありかつ丸めを行なう場合を検出し
、この場合、仮数部の丸めは実際には行なわず、別に設
けたレジスタ内に予め設定した１、０００・・・００を
出力し、指数部は実際にｌインクリメントして補正を行
なうものである。In conventional floating point operations in which normalization and subsequent rounding are performed after an operation, a mantissa overflow may occur when the normalized mantissa is rounded. In this case, correction by roughly shifting the mantissa to the right and incrementing the exponent is required, which impedes high-speed calculation. Therefore, a conventional floating point normalization rounding device that realizes speeding up this correction is disclosed in, for example, Japanese Patent Laid-Open No. 60-97436. In this conventional example, the normalized result is 1.
111...11 and rounding is to be performed, in this case, the mantissa is not actually rounded, but outputs 1,000...00 preset in a separately provided register, The exponent part is actually incremented by l to perform correction.
発明が解決しようとする課題
しかしながら本従来例では、補正が必要な場合を検出し
た時、仮数部はすぐに補正結果が出力できるが、指数部
はこの時点からさらに補正演算が必要であり、また補正
結果の仮数１．０００・・・００を格納しておくための
レジスタも必要である、という問題点を有していた。Problem to be Solved by the Invention However, in this conventional example, when a case where correction is necessary is detected, the correction result can be output immediately for the mantissa part, but the exponent part requires further correction calculation from this point on. There was a problem in that a register was also required to store the mantissas 1.000...00 of the correction results.
本発明はかかる点に鑑み、ハードウェア規模が小さくか
つ処理速度の速い浮動小数点丸め正規化装置を提供する
ことを目的とする。In view of the above, an object of the present invention is to provide a floating-point rounding normalization device with small hardware scale and high processing speed.
課題を解決するための手段
正規化されていない仮数部及びこれに対応する指数部か
らなる浮動小数点数のうち、仮数部を入力とし正規化に
必要なシフト数を求める第１の手段と、前記仮数部を入
力とし、前記仮数部の正規化及びその後の丸め処理を行
なうと仮数部オーバーフローが発生することを検出する
第２の手段と、前記第１の手段、前記第２の手段の出力
から、前記仮数部を丸めた状態で正規化数とするのに必
要なシフト数を決定しこれ出力する第３の手段と、前記
仮数部を入力とし、前記第３の手段の出力に１、Ｙっで
シフトを行なうシフト手段と、前記第３の手段の主力に
従って前記指数部を補正する補正手段と、前記シフト手
段の出力である仮数部に丸め処理を施す丸め手段とを備
えた演算装置である。Means for Solving the Problem A first means for obtaining the shift number necessary for normalization by inputting the mantissa part of a floating point number consisting of an unnormalized mantissa part and an exponent part corresponding thereto; a second means for detecting that a mantissa overflow occurs when the mantissa is input and the mantissa is normalized and then rounded; and from the outputs of the first means and the second means. , a third means for determining and outputting the number of shifts necessary to make the mantissa part into a normalized number in a state where the mantissa part is rounded; an arithmetic device comprising: a shift means for performing a shift; a correction means for correcting the exponent part according to the main power of the third means; and a rounding means for rounding the mantissa part that is the output of the shift means. be.
作 用
本発明は前記した構成により、第１の手段で仮数正規化
に必要なシフト数をもとめ、シフト手段で仮数の正規化
を、補正手段で指数の補正を行ない、正規化された仮数
はさらに丸め手段で丸め処理を行なうが、丸めた結果が
仮数部オーバーフローとなる場合については、第２の手
段で予め検出しておき、第３の手段からは常に、丸め手
段の出力が正規化数となるのに必要なシフト数をシフト
手段に出力することができるものである。According to the above-described configuration, the present invention uses the first means to obtain the shift number necessary for mantissa normalization, the shift means to normalize the mantissa, the correction means to correct the exponent, and the normalized mantissa is Further, the rounding means performs rounding processing, but if the rounding result causes a mantissa overflow, the second means detects it in advance, and the third means always makes sure that the output of the rounding means is a normalized number. It is possible to output to the shift means the number of shifts necessary to achieve the following.
実施例
第１図は本発明の一実施例のブロック図を示すものであ
る。本実施例の浮動小数点正規化丸め装置に入力される
浮動小数点数のフォーマットを、第５図に示す。第５図
のフォーマットはＩ ＥＥＥＰ７５４規格に従って加減
算され、次に正規化及び丸め処理を受ける単精度の浮動
小数点数であり、５０は、バイアス表現された８ビツト
の指数ｅｕ、５１は、最上位ビットは２１の重みをもつ
ビット、最下位側３ビツトはガードビット（以下ＧＵビ
ットと記す）、ラウンドビット（以下Ｒｕビットと記す
）、ステイッキビット（以下Ｓｕビットと記す）であり
、２８ビツトの幅をもつ仮数ｆｕである。５２は、仮数
の符号を示す符号ビットであり、０で正数を、ｌで負数
を示す。Embodiment FIG. 1 shows a block diagram of an embodiment of the present invention. The format of the floating point number input to the floating point normalization rounding device of this embodiment is shown in FIG. The format in Figure 5 is a single-precision floating point number that is added and subtracted according to the IEEEP754 standard, then normalized and rounded, where 50 is the biased 8-bit exponent eu, and 51 is the most significant bit. is a bit with a weight of 21, and the lowest three bits are a guard bit (hereinafter referred to as GU bit), a round bit (hereinafter referred to as Ru bit), and a sticky bit (hereinafter referred to as Su bit). The mantissa fu has a width. 52 is a sign bit indicating the sign of the mantissa; 0 indicates a positive number, and l indicates a negative number.
第１図において、ＩＯは、仮数ｆｕ５１を入力として正
規化シフト処理を行なうバレルシフタであり、第６図に
示した最上位ビットが２１！の重みをもつビット、最下
位側３ビツトはガードピット（以下Ｇｎビットと記す）
、ラウンドビット（以下Ｒｎビットと記す）、ステイッ
キビット（以下Ｓｎビットと記す）である仮数ｆ ｎ６
０を出力する。１１は、仮数ｆｕ５１の２１の重みを持
つビットとＧｕ、 Ｒｕ、Ｓｕビットを除く全てのピ
ッを入力とし、第７図に示すように先行する零の数をカ
ウントしその結果αを２進数で出力する先行零検出回路
、１２は、仮数ｆｕの２１の重みを持つビットとＣｕ、
Ｒｕ、 ＳＵビットを除くビットパターンが第８
図に示すビットパターンである場合、パターンＡ検出信
号を出力するパターンＡ検出回路、１３は、仮数ｆｕの
２１の重みを持つビットとＧｕ、 Ｒｕ、 ＳＬ１
ビットを除くビットパターンが第９図に示すビットパタ
ーンである場合、パターンＢ検出信号を出力するパター
ンＢ検出回路、１４は、先行零検出回路１１、パターン
Ａ検出回路１２、パターンＢ検出回路１３の出力、仮数
ｆｕ５１の２１の重みを持つビット、仮数ｆｕ５１の符
号ビット５２、Ｇｕｓ Ｒｕ、 Ｓｕビット、外部
から与えられる丸めモード信号から、第１０図に示す関
係をもつ制御信号Ｌ＋６、Ｌ８、Ｌ４、Ｌ２、Ｉ、１、
ＣＭＰ、Ｃを出力する制御回路、１５は、バレルシフタ
ＩＯの出力である仮数ｆ ｎ６０の、２−２３の重みを
持つビット、Ｇｎ、Ｒｎ、Ｓｎビット、仮数ｆｕ５１の
符号ビット５２、外部から与えられる丸めモード信号を
入力とし、ＩＥＥＥＰ７５４規格に基づき、第１１図に
示ｒｊｊ係で丸め信号を出力する丸め判定回路である。In FIG. 1, IO is a barrel shifter that performs normalization shift processing with the mantissa fu51 as input, and the most significant bit shown in FIG. 6 is 21! The lowest 3 bits are guard pits (hereinafter referred to as Gn bits).
, a round bit (hereinafter referred to as Rn bit), and a sticky bit (hereinafter referred to as Sn bit), mantissa f n6
Outputs 0. 11 inputs all the bits except the bit with a weight of 21 of the mantissa fu51 and the Gu, Ru, and Su bits, counts the number of leading zeros as shown in Figure 7, and calculates the result α in binary. The leading zero detection circuit 12 outputs a bit having a weight of 21 of the mantissa fu and Cu,
The bit pattern excluding Ru and SU bits is the 8th bit pattern.
In the case of the bit pattern shown in the figure, the pattern A detection circuit 13 that outputs the pattern A detection signal is a bit with a weight of 21 of the mantissa fu, and Gu, Ru, SL1.
When the bit pattern other than the bit is the bit pattern shown in FIG. From the output, the bit with a weight of 21 of the mantissa fu51, the sign bit 52 of the mantissa fu51, the Gus Ru, Su bits, and the rounding mode signal given from the outside, control signals L+6, L8, L4, having the relationship shown in FIG. L2, I, 1,
Control circuit 15 outputs CMP, C, bits with a weight of 2-23 of mantissa f n60 which is the output of barrel shifter IO, Gn, Rn, Sn bits, sign bit 52 of mantissa fu51, given from the outside. This is a rounding determination circuit which receives a rounding mode signal as an input and outputs a rounding signal according to the rjj ratio shown in FIG. 11 based on the IEEE P754 standard.
１６は、バレルシフタ１０出力である仮数ｆｎ６０の、
２８から２−２３の重みをもつビットに、丸め判定回路
１５の出力を２−２３の重みをもつビットとして加算し
、丸めを行なう加算器であり、第１２図に示した少なく
とも２ａの重みを持つビットが１である正規化仮数ｆ「
１９を出力する。１７は、制御回路１４の出力のＣＭＰ
が１の時、同じく制御回路１４の出力のＬｌ６、Ｌ８、
Ｌ４、Ｌ２、Ｌｌをインバートするコンプリメンタ、１
８は、制御回路１４の出力のＣを最下位へのキャリ入力
とし、指数ｅｕ５０とコンプリメンタ１７の出力の加算
を行なう加算器であり、補正された指数ｅｒ２０を出力
する。16 is the mantissa fn60 which is the output of the barrel shifter 10,
This is an adder that performs rounding by adding the output of the rounding determination circuit 15 to bits having a weight of 2-23 from 28 to 2-23. The normalized mantissa f' whose bit is 1
Outputs 19. 17 is a CMP output of the control circuit 14;
When is 1, Ll6, L8, which is the output of the control circuit 14,
Complementor that inverts L4, L2, Ll, 1
Reference numeral 8 denotes an adder which uses the output C of the control circuit 14 as a carry input to the lowest order, adds the exponent eu50 and the output of the complementer 17, and outputs the corrected exponent er20.
第２図は、バレルシフタｌＯの構造を示すブロック図で
ある。第２図において２０は仮数ｆ’ｕ５１の２１から
２−２３の重みを持つビット、Ｇｕ、Ｒｕビットを入力
としｒｒｉｒｍ回路１４の出力Ｒ１が１の時、右１ビツ
トシフトを行なう右１ビツトシフタ、２１．２２．２３
．２４．２５は、制御回路１４の出力Ｌ１、Ｌ２、Ｌ４
、Ｌ８、Ｌｌ６が１の時それぞれ左１．２．４．８．１
６ビツトシフトを行なうシフタ、２６は、右１ビツトシ
フタ２ｏで右１ビツトシフトを行なった時、シフトアウ
トされる１ビ、 ットと仮数ｆｕ５１のＳυビットの
論理和をとり、新たなステイッキビットであるＳｎビッ
トを生成する論理和ゲートである。FIG. 2 is a block diagram showing the structure of the barrel shifter IO. In FIG. 2, reference numeral 20 denotes a right 1-bit shifter which inputs the bits having weights 21 to 2-23 of the mantissa f'u51, Gu, and Ru bits, and performs a 1-bit shift to the right when the output R1 of the rrrim circuit 14 is 1. .22.23
．． 24.25 are the outputs L1, L2, L4 of the control circuit 14
, when L8 and Ll6 are 1, left 1.2.4.8.1 respectively
The shifter 26 that performs a 6-bit shift is a new sticky bit by calculating the OR of the 1 bit shifted out and the Sυ bit of the mantissa fu51 when the right 1-bit shifter 2o performs a 1-bit shift to the right. This is an OR gate that generates the Sn bit.
第３図はパターンＡ検出回路の論理図である。FIG. 3 is a logic diagram of the pattern A detection circuit.
第３図において、３００から３２３は排他的論理和ゲー
トであり、２１１から２−２３の重みを持つ入力信号の
夫々のビットが第８図に示したビットに一致するか否か
を検出し、全て一致した場合は論理積ゲート３１出力の
パターンＡ検出信号が１となる。In FIG. 3, 300 to 323 are exclusive OR gates, which detect whether each bit of the input signal having a weight of 2-23 from 211 matches the bit shown in FIG. If they all match, the pattern A detection signal output from the AND gate 31 becomes 1.
第４図はパターンＢ検出回路の論理図である。FIG. 4 is a logic diagram of the pattern B detection circuit.
第４図において４００から４２３は排他的論理和ゲート
であり、２１１から２−２３の重みを持つ入力信号の夫
々のビットが第９図に示したビットに一致するか否かを
検出し、全て一致した場合は論理積ゲー）４１出力のパ
ターンＢ検出信号が１となる。In FIG. 4, 400 to 423 are exclusive OR gates, which detect whether or not each bit of the input signal having a weight of 2-23 from 211 matches the bit shown in FIG. If they match, the pattern B detection signal output from the AND game) 41 becomes 1.
以上のように構成された浮動小数点正規化丸めＨ置につ
いて、その動作を説明する。動作の大筋の流れは、正規
化と丸め処理を行なう仮数ｆｕ５１をバレルシフタ１０
と先行零検出回路１１に入力し、先行零検出回路１１で
求めたビット数に従ってバレルシフタ１０では仮数ｆｕ
の正規化シフト、加算器１８では指数ｅｕの補正を行な
い、さらに丸め判定回路１５で丸め処理が必要か否かを
判定しその結果に基づき、加算器１６で丸め処理を行な
うものである。そしてさらに、正規化された仮数を丸め
ると仮数がオーバーフローする場合を、パターンＡ検出
回路１２、パターンＢ検出回路１３の出力、仮数ｆｕ５
１のＧｕ、 ＲＬＪ％ Ｓｕビットをもとに制御回
路１４で検出し、バレルシフタｌＯのシフト数を制御回
路１４で制御することで、仮数部オーバーフローを防止
している。また丸め方法については、（ＥＥＥ Ｐ７
５４規定に定められたものに従っているが、説明の簡単
化のため以下では最近値丸めモード（ＲＮモードと記す
）について説明する。しかし、第１図に示した浮動小数
点正規化丸め装置は、規定で定められた全ての丸めモー
ドに対応している。ここでＲＮモードとは第１１１１ｆ
ｆｌに示すように基本的にバレルシフタ１゜で正規化さ
れた仮数１口６ｏのＧｎビットが１の時、仮数ｆ ｎ６
０の２−２３の重みをもつビットに１を加えて丸めを行
なう丸め方法である。The operation of the floating point normalization rounding H arrangement configured as described above will be explained. The main flow of the operation is to transfer the mantissa fu51, which performs normalization and rounding processing, to the barrel shifter 10.
is input to the leading zero detection circuit 11, and the barrel shifter 10 calculates the mantissa fu according to the number of bits determined by the leading zero detection circuit 11.
The adder 18 corrects the exponent eu, and the rounding determination circuit 15 determines whether or not rounding is necessary. Based on the result, the adder 16 performs the rounding. Further, if the normalized mantissa is rounded and the mantissa overflows, the output of the pattern A detection circuit 12 and the pattern B detection circuit 13, the mantissa fu5
The control circuit 14 detects based on the Gu and RLJ% Su bits of 1, and controls the number of shifts of the barrel shifter 10 by the control circuit 14, thereby preventing mantissa overflow. Also, regarding the rounding method, see (EEE P7
However, to simplify the explanation, the nearest value rounding mode (referred to as RN mode) will be described below. However, the floating point normalization rounder shown in FIG. 1 is compatible with all the rounding modes defined by the regulations. Here, RN mode is 1111f
As shown in fl, when the Gn bit of the mantissa 6o normalized by the barrel shifter 1° is 1, the mantissa f n6
This is a rounding method that performs rounding by adding 1 to bits with a weight of 2-23 of 0.
本実施例の動作は、正規化のためバレルシフタ１０に入
力される仮数ｆｕ５１のビットパターンにより次の４つ
に分類できる。The operations of this embodiment can be classified into the following four types depending on the bit pattern of the mantissa fu51 input to the barrel shifter 10 for normalization.
１）２１の重みを持つビットが１の場合。1) If the bit with a weight of 21 is 1.
制御回路１４は第１０図のタイプｌと記した行の制御信
号を出力する。すなわちＲ１＝１によりバレルシフタ１
０で仮数ｆｕ５１の右１ビツトシフトを行ない、Ｃ＝ｔ
により加算器１８で指数ｅｕ５０に１を加え指数補正を
行なう。ここでシフト結果がＧｎビットを含めて全て１
である第１３図に示すものになる事はない。何故なら、
このような数の右１ビツトシフト前の状態は第１４図に
示すものであるが、このビットパターンは、
Ｎ］＝２２−２〜２３
である数Ｎｌを示している。一方、２４ビツトで表現で
きる最大数を加算した場合でもその結果Ｎ２は、Ｎ２−
（２＋ ２−２３）＋ （２＋ ２−２３
）：＝ ２２ ２−２２
であり、
Ｎｌ＞Ｎ２
が成り立つ。すなわち第１４図に示した数は存在しない
。すなわち、右シフト後のＧｎビットが１である数は存
在せず、従って丸め判定回路１５の出力はＯ１加算器１
６の加算は０との加算となり、仮数オーバーフローが発
生することはない。The control circuit 14 outputs the control signal of the row labeled type 1 in FIG. In other words, due to R1=1, barrel shifter 1
Shift the mantissa fu51 to the right by 1 bit with 0, and get C=t
Accordingly, the adder 18 adds 1 to the exponent eu50 to perform exponent correction. Here, the shift result is all 1 including the Gn bit.
The result will never be as shown in Figure 13. Because,
The state of such a number before being shifted one bit to the right is shown in FIG. 14, and this bit pattern indicates a number Nl where N]=22-2 to 23. On the other hand, even if the maximum number that can be expressed in 24 bits is added, the result N2 will be N2-
(2+ 2-23)+ (2+ 2-23
):=22 2-22, and Nl>N2 holds true. That is, the numbers shown in FIG. 14 do not exist. That is, there is no number whose Gn bit is 1 after the right shift, and therefore the output of the rounding judgment circuit 15 is output to the O1 adder 1.
Addition of 6 is addition to 0, and no mantissa overflow occurs.
２）２′″の重みを持つビットからＣｕビットが全て１
の場合。2) All Cu bits are 1 from bits with a weight of 2''
in the case of.
第１５図に示したこの数は、パターンＡ検出回路とＣｕ
ビットでにより制御回路１４で検出される。This number shown in FIG. 15 is based on the pattern A detection circuit and Cu
The bit is detected by the control circuit 14.
モしてセ！御回路１４は第１０図のタイプ２と記した行
の制御信号を出力する。すなわちＲ１＝１によりバレル
シフタ１０で右１ビツトシフトを行ない、Ｃ＝１により
加算器１８で指数ｅｕにｌを加える。Mote se! The control circuit 14 outputs the control signal of the row labeled type 2 in FIG. That is, when R1=1, the barrel shifter 10 shifts one bit to the right, and when C=1, the adder 18 adds l to the exponent eu.
ここで右１ビツトシフトを行なう理由は次の通りである
。このパターンの数は第１５図に示したように、Ｃｕビ
ットが１であることから丸め処理を行なうが、その結果
はオーバーフローが発生し、第１６図に示したような２
１の重みを持つビットのみがｌである仮数となってしま
い再び右シフトが必要になる。しかし仮数ｆｕ５１をバ
レルシフタ１０で予め右１ビツトシフトを行なっておく
と、シフト結果は第１７図に示すようにＧｎビットが１
である数となる。そこで丸め判定回路１５の出力はｌと
なりシフトしない場合と同様に、加算器１６で１との加
算が行なわれるが、オーバーフローは発生せず、第１８
図に示したような２″の重みを持つビットのみが１であ
る正規化された仮数ｆｒ１９が得られる。The reason for performing the right 1-bit shift here is as follows. As shown in Fig. 15, the number of this pattern is rounded because the Cu bit is 1, but as a result, an overflow occurs and the number is 2 as shown in Fig. 16.
Only the bit with a weight of 1 becomes the mantissa of l, and a right shift is required again. However, if the mantissa fu51 is shifted to the right by 1 bit in advance using the barrel shifter 10, the shift result will be such that the Gn bit is 1 as shown in FIG.
becomes a number. Therefore, the output of the rounding judgment circuit 15 becomes l, and addition with 1 is performed in the adder 16 as in the case of no shift, but no overflow occurs and the 18th
A normalized mantissa fr19 is obtained in which only the bit with a weight of 2'' is 1 as shown in the figure.
３）少なくとも２°、２−１の重みをもつビットがＯで
ある場合。3) If the bit with a weight of at least 2°, 2-1 is O.
この場合は正規化に必要なシフト数は先行零検出回路ｌ
ｌで得られ、制御回路１４は第１Ｏ図のタイプ３と記し
た行の制御信号を出力する。すなわち先行零検出回路１
１で第７図に従って得られた数αはそのまま、
α＝Ｌ１６・２４＋Ｌ８・２３＋Ｌ４・２２＋Ｌ２・２
１＋Ｌ１・２０
の関係を持つ、Ｌｉ２、Ｌ、８、Ｌ４、Ｌ２．Ｌｌ信号
として出力される。そして制御信号Ｌｌ、 Ｌ２、Ｌ
４、Ｌ８、Ｌｉ２は対応する左シック２１〜２５を動作
させ仮数ｆｕの左シフトを行ない正規化された仮数ｆｎ
６０を出力する。また、指数の補正ｅＵ−αは、制御信
号ＣＭＰでコンプリメンタ１７を動作させαの１の補数
をとりさらに、制御信号Ｃ＝１により最下位ビットに１
を加えることで加算器１８で処理する。In this case, the number of shifts required for normalization is determined by the leading zero detection circuit l
1, and the control circuit 14 outputs the control signal of the row labeled type 3 in FIG. 1O. In other words, the leading zero detection circuit 1
The number α obtained according to Figure 7 in 1 is as it is, α=L16・24+L8・23+L4・22+L2・2
Li2, L, 8, L4, L2. with the relationship of 1+L1・20. It is output as an Ll signal. and control signals Ll, L2, L
4, L8, and Li2 operate the corresponding left thicks 21 to 25 to shift the mantissa fu to the left and obtain the normalized mantissa fn.
Outputs 60. Further, the exponent correction eU-α is obtained by operating the complementer 17 using the control signal CMP, taking the 1's complement of α, and adding 1 to the least significant bit using the control signal C=1.
is processed by the adder 18 by adding .
正規化された仮数１口は、さらに丸め判定回路１５及び
加算器１６で丸め処理が施されるが、少なくとも左２ビ
ツトシフトが行なわれているのでＧｎビットは常に０で
あり、加算器１６ではＯとの加算が行なわれ、仮数オー
バーフローが発生することはない。One normalized mantissa is further rounded by the rounding determination circuit 15 and the adder 16, but since at least a 2-bit shift to the left has been performed, the Gn bit is always 0, and the adder 16 is added, and no mantissa overflow occurs.
４）２８の重みを持つビットが０１２−１の重みを持つ
ビットからＲｕビットまで全て１の場合。4) When the bits with a weight of 28 are all 1 from the bit with a weight of 012-1 to the Ru bit.
第１９図に示したこの数は、パターンＢ検出回路１３と
Ｇｕ、Ｒｕビットから制御回路１４で検出される。そし
て制御回路１４は第１０図のタイプ４と記した行のｆｉ
１１御信号左信号する。すなわち仮数の正規化も、指数
の補正もしない。そこでバレルシフタＩＯから出力され
た仮数ｆ ｎ６０のＯｎビットは第１９図に示すように
１であることから、加算器１６で必ず丸め処理が行なわ
れ、第１８因に示した２θの重みを持つビットだけが１
である仮数ｆｒ１９が得られる。This number shown in FIG. 19 is detected by the control circuit 14 from the pattern B detection circuit 13 and the Gu and Ru bits. The control circuit 14 is connected to the fi in the row labeled type 4 in FIG.
11 signal to the left. In other words, neither the mantissa nor the exponent is corrected. Therefore, since the On bit of the mantissa fn60 output from the barrel shifter IO is 1 as shown in FIG. Only 1
A mantissa fr19 is obtained.
ここで、仮数ｆｕをバレルシフタ１０で左１ビツトシフ
トし正規化しない理由は次の通りである。Here, the reason why the mantissa fu is not normalized by shifting it by one bit to the left by the barrel shifter 10 is as follows.
第１９図に示した数を左１ビツトシフトして正規化する
と、第２０図に示した数となる。しかしこの数のＧｎビ
ットは１であることから、加算器１６で必ず丸め処理が
行なわれ仮数ｆｒ１９は、第１６図に示した２１の重み
を持つビットだけが１であるオーバーフローした数とな
り、再び右１ビツトシフトが必要となる。When the numbers shown in FIG. 19 are normalized by shifting one bit to the left, the numbers shown in FIG. 20 are obtained. However, since the Gn bit of this number is 1, rounding is always performed in the adder 16, and the mantissa fr19 becomes an overflow number where only the bit with a weight of 21 is 1, as shown in FIG. A 1-bit shift to the right is required.
以北のように本実施例に発明によれば、パターンＡ検出
回路１２、パターンＢ検出回路１３、制御回路１４を設
け、正規化及びその後の丸め処理の画処理を行なった時
点で仮数部オーバーフローが発生する場合を制御回路１
４で予め検出しておき、制御回路１４でバレルシフタ１
０でのシフト数を制御することで、加算器１６で丸めを
行なった結果を常に正規化数とすることができる。また
、指数の補正も゛仮数の丸めと並行して加算器１８での
１回の加減算で処理することができる。さらに、これら
の処理の実現に必要な新たなハードウェアは、パターン
Ａ検出回路１２、パターンＢ検出回路１３、制御回路１
４、だけでありこれらは簡単な絹合せ回路で構成するこ
とができる。As described above, according to the present embodiment, the pattern A detection circuit 12, the pattern B detection circuit 13, and the control circuit 14 are provided, and the mantissa overflow occurs when normalization and subsequent rounding processing are performed. Control circuit 1
4 in advance, and the control circuit 14 detects the barrel shifter 1.
By controlling the number of shifts at 0, the result of rounding by the adder 16 can always be a normalized number. Further, the correction of the exponent can be processed in parallel with the rounding of the mantissa by one addition/subtraction in the adder 18. Furthermore, new hardware required to realize these processes includes a pattern A detection circuit 12, a pattern B detection circuit 13, and a control circuit 1.
4, and these can be constructed with a simple silk-combining circuit.
発明の詳細
な説明したように本発明によれば、仮数の正規化処理と
丸め処理を一体として制御し、丸めた結果の仮数部がオ
ーバーフローする場合は正規化処理を調整することで、
これを未然に防ぐことができる。しかも仮数の正規化処
理及び丸め処理と、指数の補正処理は並行して処理する
ことができ、仮数、指数をほぼ同時に得ることがことが
でき、その実用的効果は大きい。DETAILED DESCRIPTION OF THE INVENTION According to the present invention, the normalization process and the rounding process of the mantissa are integrally controlled, and when the mantissa part of the rounded result overflows, the normalization process is adjusted.
This can be prevented. Moreover, the normalization process and rounding process of the mantissa and the correction process of the exponent can be processed in parallel, and the mantissa and exponent can be obtained almost simultaneously, which has a great practical effect.
第１図は本発明の一実施例における浮動小数点正規化丸
め装置のブロック図、第２図はバレルシフタのブロック
図、第３図はパターンＡ検出回路の論理図、第４図はパ
ターンＢ検出回路の論理図、第５図は本装置へ入力され
る浮動小数点数のフォーマットを示すパターン図、第６
図はバレルシフタ出力のフォーマットを示すパターン図
、第７図は先行零検出回路の人出力関係図、第８図はパ
ターンＡ検出回路で検出するビットパターンを示すパタ
ーン図、第９図はパターンＢ検出回路で検出するビット
パターンを示すパターン図、第１０図は制御回路の人出
力関係図、第１１図は丸め判定回路の入出力図、第１２
図は丸められた仮数のフォーマットを示すパターン図、
第１３図から第２０図は正規化処理あるいは丸め処理さ
れた仮数のピッドパターンを示すパターン図である。
１０・・・バレルシフタ、１１・・・先行零検出回路、
１２・・・パターンＡ検出回路、
１３・・・パターンＢ検出回路、１４・・・制御回路、
１５・・・丸め判定回路、１６・・・加算器、１７・・
・コンプリメンタ、１８・・・加算器。
代理人の氏名 弁理士 中尾敏男 はか１名第１図
第２図
５Ｉ
ｆｕ／
ｚ″” ２−？ ＧｎＲ−Ｓｎ
第３図
パターンＡａ出傳号
第４図
パターンＢ蘂田１宮号
第５図
第６図
第７図
第８図
２°ｚ−’ ？−’ ２−’ ｚ−” ？−”
ｉ” ２−”第１１図
減 鵬FIG. 1 is a block diagram of a floating point normalization rounding device in an embodiment of the present invention, FIG. 2 is a block diagram of a barrel shifter, FIG. 3 is a logic diagram of a pattern A detection circuit, and FIG. 4 is a pattern B detection circuit. Figure 5 is a pattern diagram showing the format of floating point numbers input to this device, Figure 6 is a logic diagram of
The figure is a pattern diagram showing the format of the barrel shifter output, Figure 7 is a human output relationship diagram of the preceding zero detection circuit, Figure 8 is a pattern diagram showing the bit pattern detected by the pattern A detection circuit, and Figure 9 is pattern B detection. A pattern diagram showing the bit pattern detected by the circuit, Figure 10 is a human output relationship diagram of the control circuit, Figure 11 is an input/output diagram of the rounding judgment circuit, and Figure 12 is a diagram showing the human output relationship of the control circuit.
The figure is a pattern diagram showing the format of the rounded mantissa,
13 to 20 are pattern diagrams showing pit patterns of mantissas subjected to normalization processing or rounding processing. 10... Barrel shifter, 11... Leading zero detection circuit,
12... Pattern A detection circuit, 13... Pattern B detection circuit, 14... Control circuit,
15... Rounding judgment circuit, 16... Adder, 17...
- Complementor, 18...adder. Name of agent: Patent attorney Toshio Nakao 1 person Figure 1 Figure 2 5I fu/ z″” 2-? GnR-Sn Fig. 3 Pattern Aa Departure No. 4 Pattern B Tsuda 1 Palace No. 5 Fig. 6 Fig. 7 Fig. 8 Fig. 2°z-'? −'2−' z−” ?−”
i"2-"Figure 11 Reduced Peng
Claims (1)
らなる浮動小数点数のうち、仮数部を入力とし正規化に
必要なシフト数を求める第１の手段と、前記仮数部を入
力とし、前記仮数部の正規化及びその後の丸め処理を行
なうと仮数部オーバーフローが発生することを検出する
第２の手段と、前記第１の手段、前記第２の手段の出力
から、前記仮数部を丸めた状態で正規化数とするのに必
要なシフト数を決定しこれ出力する第３の手段と、前記
仮数部を入力とし、前記第３の手段の出力に従ってシフ
トを行なうシフト手段と、前記第３の手段の主力に従っ
て前記指数部を補正する補正手段と、前記シフト手段の
出力である仮数部に丸め処理を施す丸め手段とから構成
されることを特徴とする浮動小数点正規化丸め装置。a first means for calculating a shift number necessary for normalization by inputting the mantissa of a floating point number consisting of a non-normalized mantissa and a corresponding exponent; a second means for detecting that a mantissa overflow occurs when the mantissa is normalized and the subsequent rounding process is performed; a third means for determining and outputting the number of shifts required to normalize the number in the state; a shifting means for receiving the mantissa part as an input and performing a shift according to the output of the third means; A floating point normalization rounding device comprising: a correction means for correcting the exponent part according to the main power of the means; and a rounding means for rounding the mantissa part which is the output of the shift means.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63073587A JP2558799B2 (en) | 1988-03-28 | 1988-03-28 | Floating point normalized rounding device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63073587A JP2558799B2 (en) | 1988-03-28 | 1988-03-28 | Floating point normalized rounding device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01245328A true JPH01245328A (en) | 1989-09-29 |
| JP2558799B2 JP2558799B2 (en) | 1996-11-27 |
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ID=13522592
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63073587A Expired - Fee Related JP2558799B2 (en) | 1988-03-28 | 1988-03-28 | Floating point normalized rounding device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2558799B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100465371B1 (en) * | 2001-01-26 | 2005-01-13 | 학교법인연세대학교 | apparatus and method for design of the floating point ALU performing addition and round operations in parallel |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62213927A (en) * | 1986-03-11 | 1987-09-19 | Sumitomo Electric Ind Ltd | Machining method for thin wall cylindrical body made of fiber reinforced plastic |
| JPS62245433A (en) * | 1986-04-18 | 1987-10-26 | Oki Electric Ind Co Ltd | Floating point arithmetic circuit |
-
1988
- 1988-03-28 JP JP63073587A patent/JP2558799B2/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62213927A (en) * | 1986-03-11 | 1987-09-19 | Sumitomo Electric Ind Ltd | Machining method for thin wall cylindrical body made of fiber reinforced plastic |
| JPS62245433A (en) * | 1986-04-18 | 1987-10-26 | Oki Electric Ind Co Ltd | Floating point arithmetic circuit |
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|---|---|---|---|---|
| KR100465371B1 (en) * | 2001-01-26 | 2005-01-13 | 학교법인연세대학교 | apparatus and method for design of the floating point ALU performing addition and round operations in parallel |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2558799B2 (en) | 1996-11-27 |
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