JPH01243529A - Semiconductor integrated circuit device - Google Patents
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Landscapes
- Formation Of Insulating Films (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関し、特に、パッシベ
ーション用の窒化シリコン膜の応力緩和に適用して最適
な技術に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor integrated circuit device, and in particular to a technique most suitable for stress relaxation of a silicon nitride film for passivation.
従来、バイポーラＬＳＩにおける拡散層のパッシベーシ
ョン膜は、リンシリケートガラス（ＰＳＧ）膜が一般的
であった。しかしながら、本発明者の検討した技術にお
いては、素子の高集積化に伴い、パッシベーションをよ
り良好に行うために。Conventionally, a phosphosilicate glass (PSG) film has been commonly used as a passivation film for a diffusion layer in a bipolar LSI. However, in the technology studied by the present inventors, in order to perform passivation better as elements become highly integrated.
窒化シリコン（Ｓ１３Ｎ４）膜とＰＳＧ膜との二層によ
りパッシベーション膜を構成していた。The passivation film was composed of two layers: a silicon nitride (S13N4) film and a PSG film.
本発明者は、この窒化シリコン膜によるパッシベーショ
ン技術について検討した。以下は公知とされた技術では
ないが、本発明者によって検討された技術であり、その
概要は次のとおりである。The present inventor studied passivation technology using this silicon nitride film. Although the following is not a publicly known technique, it is a technique studied by the present inventor, and its outline is as follows.
すなわち、本発明者によって検討された技術によれば、
バイポーラＬＳＩの製造工程において、ベース領域の形
成のための不純物のイオン打ち込みを行った後に窒化シ
リコン膜を全面に形成する。That is, according to the technology studied by the present inventor,
In the manufacturing process of a bipolar LSI, a silicon nitride film is formed over the entire surface after impurity ions are implanted to form a base region.
次に、この窒化シリコン膜の所定部分に開口を形成した
後、この開口を通じて不純物のイオン打ち込みを行うこ
とによりベース領域中にエミッタ領域を形成する。Next, an opening is formed in a predetermined portion of the silicon nitride film, and then impurity ions are implanted through the opening to form an emitter region in the base region.
なお、本発明に関連する先行技術文献としては、特開昭
５７−１１３２３５号公報が挙げられる。In addition, as a prior art document related to the present invention, JP-A-57-113235 can be mentioned.
しかしながら１本発明者の検討によれば、前記技術は、
エミッタ領域を形成するためのイオン打ち込みにより窒
化シリコン膜の応力が増大し、その結果、半導体基板中
に転位等の結晶欠陥が発生する。これによって、例えば
、ベースオープン時のコレクタ・エミッタ間耐圧不良（
ＢＶｃ、不良）のような耐圧不良が生じて歩留まり低下
をもたらすという問題があった。However, according to the study of one of the present inventors, the above technology:
Stress in the silicon nitride film increases due to ion implantation to form the emitter region, and as a result, crystal defects such as dislocations occur in the semiconductor substrate. This can cause, for example, poor collector-emitter breakdown voltage when the base is open (
There is a problem in that breakdown voltage defects such as BVc (defective) occur, resulting in a decrease in yield.
本発明の目的は、窒化シリコン膜の応力により発生する
結晶欠陥の低減を図ることができる技術を提供すること
にある。An object of the present invention is to provide a technique that can reduce crystal defects caused by stress in a silicon nitride film.
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。A brief overview of typical inventions disclosed in this application is as follows.
すなわち、パッシベーション用の窒化シリコン膜が素子
単位で分離されている。That is, the silicon nitride film for passivation is separated for each element.
上記した手段によれば、各窒化シリコン膜の面積が小さ
いので、その分だけ応力を緩和することができ、従って
この窒化シリコン膜の応力により発生する結晶欠陥の低
減を図ることができる。According to the above-mentioned means, since the area of each silicon nitride film is small, stress can be alleviated by that amount, and therefore crystal defects caused by stress in the silicon nitride film can be reduced.
以下、本発明の一実施例を図面を用いて具体的に説明す
る。Hereinafter, one embodiment of the present invention will be specifically described using the drawings.
なお、実施例を説明するための全図において。In addition, in all the figures for explaining an example.
同一機能を有するものには同一符号を付け、その繰り返
しの説明は省略する。Components having the same function are given the same reference numerals, and repeated explanations thereof will be omitted.
第１図は、本発明の一実施例によるバイポーラＬＳＩを
示す断面図であり、第２図は、第１図に示すバイポーラ
ＬＳＩにおける窒化シリコン膜の形状を示す平面図であ
る。FIG. 1 is a cross-sectional view showing a bipolar LSI according to an embodiment of the present invention, and FIG. 2 is a plan view showing the shape of a silicon nitride film in the bipolar LSI shown in FIG.
第１図に示すように１本実施例によるバイポーラＬＳＩ
は、例えばｐ型シリコン基板のような半導体基板１上に
例えばｎ型シリコン層のようなエピタキシャル層２が設
けられている（エピタキシャル層２形成前の半導体基板
１の表面を一点鎖線で示す）。符号３は例えばｎ・型の
埋め込み層であり、符号４は例えばｐ゛型の分離拡散領
域である。As shown in FIG. 1, a bipolar LSI according to one embodiment
1, an epitaxial layer 2 such as an n-type silicon layer is provided on a semiconductor substrate 1 such as a p-type silicon substrate (the surface of the semiconductor substrate 1 before the epitaxial layer 2 is formed is shown by a chain line). Reference numeral 3 is, for example, an n-type buried layer, and reference numeral 4 is, for example, a p-type isolation diffusion region.
前記エピタキシャル層２及び半導体基板１中には素子間
分離用の溝５が設けられ、この溝Ｓ内には例えば５ｉｎ
２膜のような絶縁膜６を介して例えば多結晶シリコン７
が埋め込まれている。A groove 5 for isolation between elements is provided in the epitaxial layer 2 and the semiconductor substrate 1, and in this groove S, for example, a 5 inch
For example, polycrystalline silicon 7 is inserted through an insulating film 6 such as two films.
is embedded.
前記エピタキシャル層２中には、例えばｐ型のベース領
域８及び例えばｎ゛型のコレクタ取り出し領域９が設け
られている。このベース領域８中には例えばｎ゛型のエ
ミッタ領域１０が設けられ、このエミッタ領域１０と、
ベース領域８と、このベース領域８の下方におけるエピ
タキシャル層２及び埋め込み層３とによりｎｐｎ型バイ
ポーラトランジスタが構成される。符号１１は例えば５
ｉｎ２膜のようなフィールド絶縁膜であり、また符号１
２はこのフィールド絶縁膜１１に連なる例えばＳｕｎ、
膜のような絶縁膜である。これらのフィールド絶縁膜１
１及び絶縁膜１２の上には、エピタキシャル層２及び半
導体基板１中の拡散層のパッシベーション用の窒化シリ
コン膜１３が設けられている。この窒化シリコン膜１３
は、はぼ素子単位に分離されて設けられている。この場
合、この窒化シリコン膜１３は、素子分離部、すなわち
前記溝５及びフィールド絶縁膜１１に対応する部分で分
離されている。また、この窒化シリコン膜１３には、前
記エミッタ領域１０に対応する部分に開口１３ａが形成
されている。In the epitaxial layer 2, a p-type base region 8, for example, and an n-type collector extraction region 9, for example, are provided. For example, an n-type emitter region 10 is provided in this base region 8, and this emitter region 10 and
The base region 8, the epitaxial layer 2 and the buried layer 3 below the base region 8 constitute an npn type bipolar transistor. For example, code 11 is 5
It is a field insulating film like an in2 film, and it has a symbol 1.
2 is connected to this field insulating film 11, for example, Sun,
It is a film-like insulating film. These field insulation films 1
1 and the insulating film 12, a silicon nitride film 13 for passivation of the epitaxial layer 2 and the diffusion layer in the semiconductor substrate 1 is provided. This silicon nitride film 13
are provided separately for each element. In this case, the silicon nitride film 13 is separated at an element isolation portion, that is, a portion corresponding to the trench 5 and the field insulating film 11. Furthermore, an opening 13a is formed in this silicon nitride film 13 in a portion corresponding to the emitter region 10.
次に、上述のように構成された本実施例によるバイポー
ラＬＳＩの製造方法について説明する。Next, a method of manufacturing the bipolar LSI according to this embodiment configured as described above will be explained.
フィールド絶ａ膜１１及び絶縁膜１２まで形成した後、
この絶縁膜１２を介してエピタキシャル層２中に例えば
ホウ素をイオン打ち込みしてベース領域８を形成する。After forming the field isolation film 11 and the insulating film 12,
For example, boron is ion-implanted into the epitaxial layer 2 through the insulating film 12 to form the base region 8 .
次に、例えばプラズマＣＶＤ法により全面に窒化シリコ
ン膜を形成する。次に、アニールを行うことにより上述
のイオン打ち込みされた不純物を電気的に活性化する。Next, a silicon nitride film is formed over the entire surface by, for example, plasma CVD. Next, the ion-implanted impurities described above are electrically activated by annealing.
次に、前記窒化シリコン膜の上に所定形状のレジストパ
ターンを形成し、このレジストパターンをマスクとして
エツチングすることにより、この窒化シリコン膜をパタ
ーンニングする。この結果、前記窒化シリコン膜１３が
形成される。次に、全面に例えばヒ素をイオン打ち込み
することにより、この窒化シリコン膜１３の開口１３ａ
の下方にエミッタ領域１０を形成した後、アニールを行
うことにより、イオン打ち込みされた不純物を電気的に
活性化する。なお、この後に形成されるＰＳＧ膜（図示
せず）と前記窒化シリコン膜１３との二層によりパッシ
ベーションが行われる。Next, a resist pattern of a predetermined shape is formed on the silicon nitride film, and the silicon nitride film is patterned by etching using the resist pattern as a mask. As a result, the silicon nitride film 13 is formed. Next, by ion-implanting, for example, arsenic into the entire surface, the opening 13a of the silicon nitride film 13 is
After forming the emitter region 10 below, annealing is performed to electrically activate the ion-implanted impurity. Note that passivation is performed using the two layers of the PSG film (not shown) and the silicon nitride film 13 that are formed thereafter.
本実施例によれば、上述のエミッタ領域１０を形成する
ためのイオン打ち込みを行っても、素子単位で分離され
ている各窒化シリコン膜１３の面積は小さいので、その
応力の増加は小さい。このため、この窒化シリコン膜１
３の応力によりエピタキシャル層２中に発生する転位等
の結晶欠陥の低減を図ることができる。この結果、ＢＶ
ｃｅ不良が低減されるため、バイポーラＬＳＩの歩留ま
りの向上を図ることができる。また、この窒化シリコン
膜１３は上述のように素子分離部で分離されているので
、エミッタ領域形成のためのイオン打ち込みの際にこの
窒化シリコン膜１３の分離部を通して下地に不純物がイ
オン打ち込みされても素子に悪影響が生じない。According to this embodiment, even if ion implantation is performed to form the emitter region 10 described above, the increase in stress is small because the area of each silicon nitride film 13 separated by element is small. Therefore, this silicon nitride film 1
Crystal defects such as dislocations generated in the epitaxial layer 2 can be reduced by the stress No. 3. As a result, B.V.
Since CE defects are reduced, the yield of bipolar LSIs can be improved. Furthermore, since this silicon nitride film 13 is separated by the element isolation portion as described above, impurity ions are implanted into the base through the isolation portion of this silicon nitride film 13 during ion implantation for forming the emitter region. There is no adverse effect on the device.
以上、本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。The present invention has been specifically explained above based on examples, but
It goes without saying that the present invention is not limited to the embodiments described above, and can be modified in various ways without departing from the spirit thereof.
例えば、上述の実施例においては、本発明をバイポーラ
ＬＳＩに適用した場合について説明したが、本発明はＭ
Ｏ８ＬＳＩに適用することもできる。For example, in the above embodiment, the case where the present invention was applied to a bipolar LSI was explained, but the present invention is applicable to a bipolar LSI.
It can also be applied to O8LSI.
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。A brief explanation of the effects obtained by typical inventions disclosed in this application is as follows.
すなわち、窒化シリコン膜の応力により発生する結晶欠
陥の低減を図ることができる。That is, it is possible to reduce crystal defects caused by stress in the silicon nitride film.
第１図は、本発明の一実施例によるバイポーラＬＳＩを
示す断面図、
第２図は、第１図に示すバイポーラＬＳＩにおける窒化
シリコン膜の形状を示す平面図である。
図中、１・・・半導体基板、２・・・エピタキシャル層
、８・・・ベース領域、１０・・・エミッタ領域、１３
・・・窒化シリコン膜である。
一ノ
第１図
第２図FIG. 1 is a cross-sectional view showing a bipolar LSI according to an embodiment of the present invention, and FIG. 2 is a plan view showing the shape of a silicon nitride film in the bipolar LSI shown in FIG. In the figure, 1... semiconductor substrate, 2... epitaxial layer, 8... base region, 10... emitter region, 13
...It is a silicon nitride film. Ichino 1st figure 2nd figure
Claims (1)
体集積回路装置であって、前記窒化シリコン膜が素子単
位で分離されていることを特徴とする半導体集積回路装
置。 ２、前記窒化シリコン膜がほぼ長方形の形状を有するこ
とを特徴とする特許請求の範囲第１項記載の半導体集積
回路装置。 ３、前記半導体集積回路装置がバイポーラＬＳＩである
ことを特徴とする特許請求の範囲第１項又は第２項記載
の半導体集積回路装置。 ４、前記窒化シリコン膜がエミッタ領域の形成前に分離
されたことを特徴とする特許請求の範囲第３項記載の半
導体集積回路装置。Claims: 1. A semiconductor integrated circuit device having a silicon nitride film for passivation, characterized in that the silicon nitride film is separated in units of elements. 2. The semiconductor integrated circuit device according to claim 1, wherein the silicon nitride film has a substantially rectangular shape. 3. The semiconductor integrated circuit device according to claim 1 or 2, wherein the semiconductor integrated circuit device is a bipolar LSI. 4. The semiconductor integrated circuit device according to claim 3, wherein the silicon nitride film is separated before forming the emitter region.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6953088A JPH01243529A (en) | 1988-03-25 | 1988-03-25 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6953088A JPH01243529A (en) | 1988-03-25 | 1988-03-25 | Semiconductor integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01243529A true JPH01243529A (en) | 1989-09-28 |
Family
ID=13405369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6953088A Pending JPH01243529A (en) | 1988-03-25 | 1988-03-25 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01243529A (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58127374A (en) * | 1982-01-25 | 1983-07-29 | Hitachi Ltd | Manufacture of semiconductor device |
-
1988
- 1988-03-25 JP JP6953088A patent/JPH01243529A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58127374A (en) * | 1982-01-25 | 1983-07-29 | Hitachi Ltd | Manufacture of semiconductor device |
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