JPH01241843A - Integrated circuit device - Google Patents

Abstract

PURPOSE:To be free from deterioration of electric characteristics at a part of power wirings by making the width of each wiring an optimum one according to the value of current flowing through it. CONSTITUTION:The widths of power source voltage supplying wirings for supplying a power source voltage to the inner logic circuit region of a conventional gate array type master/slice integrated circuit device are always the same in inner cells, while the widths of power source voltage supplying wirings for supplying a power source voltage to the inner logic circuit region of a gate array type master/slice integrated circuit device are reduced in response to a current value flowing to the wiring when the current value is small and increase when the current value is large.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は集積回路装置に係シ、特にマスタースライス方
式の集積回路装置の電源配線の配線に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an integrated circuit device, and more particularly to power supply wiring for a master slice type integrated circuit device.

〔従来の技術〕[Conventional technology]

一般にＥＣＬ論理回路を基本構成とする乗積装置は、論
理回路動作の高速性と負荷駆動能力の大きさとにおいて
、ＴＴＬ等の他の回路方式、およびＣＭＯ８型集積画集
積回路装置優位にある。In general, multiplication devices based on ECL logic circuits are superior to other circuit systems such as TTL and CMO8 type integrated circuit devices in terms of high-speed logic circuit operation and large load driving capacity.

内部論理回路をＥＣＬ論理回路構成としたゲートアレイ
型マスタースライス方式の集積回路装置（以後ゲートア
レイと称する）は、論理回路動作の高速性と負荷駆動能
力の大きさに加えて、所望の論理回路を配線工程によ多
構成するために、フルカスタム方式の集積回路装置を製
作するのに比べ、短期間で製作できる。このため、ｉ計
算機や計測機器等に多く使用きれている。A gate array type master slice type integrated circuit device (hereinafter referred to as a gate array) whose internal logic circuit is configured as an ECL logic circuit has high speed logic circuit operation and large load driving capability, as well as high speed logic circuit operation and large load drive capability. Since multiple configurations can be made in the wiring process, it can be manufactured in a shorter period of time compared to manufacturing a fully custom integrated circuit device. For this reason, many of them have been used in i-computers, measuring instruments, and the like.

第４図はＥＣＬ論理回路のバッファ・インバータ回路の
回路図である。第４図に示す様に、ＥＣＬ論理回路は論
理回路部３１とエミツタ７オロワ部３２とに分けて考え
られ、論理回路部３１で論理動作をさせ、エミッタフォ
ロワ部３２で論理信号るドライブして、次段回路に伝達
している。論理回路部３１での消費電力は、カレントソ
ース用基準電位ＶＣ８と、トランジスタ５のペース、エ
ミッタ接合電位ＶＦと、抵抗３とによって決まシ、論理
動作に関わらず、一定のカレントソース電流が流れてい
る。FIG. 4 is a circuit diagram of the buffer inverter circuit of the ECL logic circuit. As shown in FIG. 4, the ECL logic circuit is divided into a logic circuit section 31 and an emitter 7 follower section 32. The logic circuit section 31 performs logic operations, and the emitter follower section 32 drives logic signals. , is transmitted to the next stage circuit. The power consumption in the logic circuit section 31 is determined by the current source reference potential VC8, the pace of the transistor 5, the emitter junction potential VF, and the resistor 3, and a constant current source current flows regardless of the logic operation. There is.

論理動作は、入力端子ＩＮのレベルが基準電位■几よυ
高レベルであれば、トラ／ジスタロの動作が支配的とな
シ、抵抗ＩＫｔ流が流れるため、出力端子Ｑは低レベル
となシ、抵抗２には殆ど電流が流れないので、出力端子
Ｑは高レベルとなる。In logical operation, the level of the input terminal IN is the reference potential ■几yoυ
If the level is high, the operation of the transistor/dystaro is dominant, and the resistance IKt current flows, so the output terminal Q is at a low level.Almost no current flows through the resistor 2, so the output terminal Q is Becomes a high level.

ここで論理振幅は、抵抗１．２と抵抗３の比で決められ
る。エミツタ７オロワ部３２の消費電力は、論理状態に
よシ変化するが、おおむねトランジスタ８．９のペース
印加電圧と、抵抗１０’、１１’とによって決足される
。Here, the logic amplitude is determined by the ratio of resistance 1.2 to resistance 3. The power consumption of the emitter 7 lower section 32 varies depending on the logic state, but is determined generally by the pace applied voltage of the transistor 8.9 and the resistors 10' and 11'.

近年、ＥＣＬ論理回路を基本構成とする大規模なゲート
アレイが製作されているが、これらの集積回路装置は最
高電位電源電圧（以後ＧＮＤ電位と称する。）、最低電
位電源電圧（以後ＶＥＥ［位と称する。）の他に、従来
はＥＣＬ出力信号レベルの終端電位としてのみ使用され
ていた終端電位電源電圧（以後ＶＴｔ位と称する）を供
給する必要がある。他の各種基準電位は、集積回路装置
内に内蔵された各基準電位発生回路によ多発生され供給
されている。In recent years, large-scale gate arrays based on ECL logic circuits have been manufactured, but these integrated circuit devices have the highest potential power supply voltage (hereinafter referred to as GND potential) and the lowest potential power supply voltage (hereinafter referred to as VEE potential). ), it is also necessary to supply a termination potential power supply voltage (hereinafter referred to as VTt), which has conventionally been used only as a termination potential of the ECL output signal level. Various other reference potentials are generated and supplied to each reference potential generation circuit built in the integrated circuit device.

第３図はこれらの集積回路装置に使用されているＥＣＬ
論理回路のバッファ・インバータ回路の回路図である。Figure 3 shows the ECL used in these integrated circuit devices.
FIG. 2 is a circuit diagram of a buffer inverter circuit of a logic circuit.

同図において、論理回路部３１は、第４図の論理回路部
３１と全く同一構成であシ、エミツタ７オロワ部３２の
抵抗１０．１１の終端電位が、ＶＥＥ電位ではなく、Ｖ
Ｔｉ位に接続されていることが相異する点である。In the figure, the logic circuit section 31 has exactly the same configuration as the logic circuit section 31 in FIG.
The difference is that it is connected to the Ti position.

第３図の回路と第４図の回路のトランジスタ６゜７．５
，８，９、抵抗１，２，３ＧＮＤ％位、ＶＥＥ電位が同
じであれば、第３図の回路と第４図の回路との論理回路
部３１の消費電力は同じであるが、エミッタフォロワ部
３２の消費電力は通常異なる。Transistor 6°7.5 in the circuit of Figure 3 and the circuit of Figure 4
, 8, 9, resistors 1, 2, 3 GND%, and if the VEE potential is the same, the power consumption of the logic circuit section 31 of the circuit in FIG. 3 and the circuit in FIG. 4 is the same, but the emitter follower The power consumption of the section 32 usually differs.

？’ｌＬｔハ、ｏＮＤ１１位＝ｏｖ、ＶＥＲ’ｌ［＝−
４，５ＶＶＴ電位＝−２Ｖ、出力端子Ｑがともに高しペ
沁−０，７Ｖで、エミッタフォロワ電流が等しい場合、
消費電力の比は１．３　：　３．８＝１　：　２．９２
となシ、抵抗ＲＢ７がＶＴ電位に接続されている場合、
第４図のＶＥＥ電位に接続されている場合に比べ、エミ
ツタ７オロワ部３２の消費電力は約３分の１に削減され
る。また、出力端子Ｑは、ともに低レベルニー１．２Ｖ
。? 'lLtha, oND11th = ov, VER'l[=-
4,5V VT potential = -2V, output terminal Q are both high and -0,7V, and emitter follower currents are equal,
The power consumption ratio is 1.3:3.8=1:2.92
Tonashi, when resistor RB7 is connected to VT potential,
Compared to the case where it is connected to the VEE potential in FIG. 4, the power consumption of the emitter 7 lower section 32 is reduced to about one-third. In addition, both output terminals Q have a low level knee of 1.2V.
.

トランジスタ８．９のペース、エミッタ接合電位ＶＦが
殆ど一定であるとすると、消費電力の比はｏ、ｓ　：　
３．３＝ｌ　：　４．１２５となり、エミツタ７オロワ
部３２の消費電力は約４分の１に削減される。Assuming that the pace and emitter junction potential VF of transistor 8.9 are almost constant, the ratio of power consumption is o, s:
3.3=l: 4.125, and the power consumption of the emitter 7 lower section 32 is reduced to about one-fourth.

集積回路装置全体としても、消費電力が２０％乃至３０
％削減されるため、集積回路装置を使用する機器側の電
源の能力や令却能力の負担等が軽減され、この種のゲー
トアレイの用途は拡大している。The power consumption of the integrated circuit device as a whole is 20% to 30%.
% reduction, the burden on the power supply capacity and control capacity of equipment using the integrated circuit device is reduced, and the applications of this type of gate array are expanding.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

しかしながら、エミツタ７オロワ部の３２抵抗終端電位
をＶＴｔ位とした場合、従来のエミツタ７オロワ部の３
２抵抗終端電位がＶＥＲ［位の場合に比べ、負荷駆動能
力が低下する。この現象は、論理信号出力レベルが高レ
ベルから低レベルに変化するとき、頭書な差となってあ
られれる。However, when the terminal potential of the 32 resistor of the emitter 7 lower part is set to about VTt, the conventional 32 resistor terminal potential of the emitter 7 lower part
The load driving ability is lower than when the two-resistance terminal potential is VER[. This phenomenon appears as a significant difference when the logic signal output level changes from a high level to a low level.

このため、クロック信号等駆動能力を要求される回路、
あるいはとくに高速動作を要求される回路にはエミツタ
７オロワ部３２の抵抗終端電位をＶｇＥ電位としたブロ
ックが使用される。For this reason, circuits that require driving capability such as clock signals, etc.
Alternatively, a block in which the resistor terminal potential of the emitter 7 follower section 32 is set to VgE potential is used for a circuit particularly requiring high-speed operation.

ＥＣＬ論理回路を基本構成とするゲートアレイを使用す
る目的は１回路部作の亮速性を期待するところが多く、
要求される回路動作速度を満足するためにエミツタ７オ
ロワ部の抵抗終端電位をＶＥＥ電位としたブロックが多
用されることがある。エミツタ７オロワ部の抵抗終端電
位をＶＥＥ電位としたブロックが多用されると、以下の
問題が生じる。The purpose of using gate arrays whose basic configuration is ECL logic circuits is often to speed up the production of one circuit.
In order to satisfy the required circuit operating speed, blocks in which the resistor terminal potential of the emitter 7 lower portion is set to the VEE potential are often used. When blocks in which the resistance terminal potential of the emitter 7 lower portion is set to VEE potential are frequently used, the following problems occur.

エミッタフォロワ電流が、本来はカレントソース電流の
み流れる最低電位電源電圧供給用配線（以後、ＶＥＥ配
線と称する）に流れ込むため、ＶＥＥ配線を流れる電流
が増大し、配線抵抗成分によシミ源電圧がレベルシフト
し、内部電圧レベルシフト量が増大し、電気的特性が劣
化する。Since the emitter follower current flows into the lowest potential power supply voltage supply wiring (hereinafter referred to as the VEE wiring) through which only the current source current flows, the current flowing through the VEE wiring increases, and the stain source voltage increases due to the wiring resistance component. The amount of internal voltage level shift increases, and the electrical characteristics deteriorate.

−万、エミツタ７オロワ部３２での消費電力が６一 増加するため、ゲートアレイを使用する機器側の電源の
能力や冷却能力の負担が増大するが、これは集積回路装
置ｔを使用する機器側の電源の能力や冷却能力等に余裕
があれば、対応可能である。- Since the power consumption in the emitter 7 lower part 32 increases, the burden on the power supply capacity and cooling capacity of the equipment using the gate array increases; however, this increases the burden on equipment using the integrated circuit device. This can be done if the side power supply capacity and cooling capacity are sufficient.

第５図はゲートアレイの一つの内部セル領域の［源配線
パターンの平面図である。同図において、最高電位電源
電圧供給用配線（以後ＧＮＤ配線と称する）５１１終端
電位電源電圧供給用配線（以後ｖＴ配線と称−ｊる）５
２，５３、ｖＥＥ電ｅ配、Ｈｓ４，５５、点線で囲まれ
た個々の領域が一つの内部セル領域であシ、図示しては
いないが、この内部セル領域には論理回路を構成できる
複数のトランジスタ、抵抗、ダイオードが予め布設され
ておシ、論理回路動作に必要なカレントンース用基準電
位電源電圧■Ｃ８や、基準電位電源電圧ＶＲ等の各種基
準電位電源電圧供給用配線は、例えばＧＮＤ配線５１と
ＶＴ配線５２との間の領域に布設されているものとする
。FIG. 5 is a plan view of the source wiring pattern of one internal cell region of the gate array. In the figure, the highest potential power supply voltage supply wiring (hereinafter referred to as GND wiring) 511, the termination potential power supply voltage supply wiring (hereinafter referred to as vT wiring) 5
2, 53, vEE power distribution, Hs 4, 55, each area surrounded by a dotted line is one internal cell area, and although not shown, this internal cell area has multiple areas that can configure a logic circuit. Transistors, resistors, and diodes are installed in advance, and the wiring for supplying various reference potential power supply voltages such as the reference potential power supply voltage C8 for the current source necessary for logic circuit operation and the reference potential power supply voltage VR is, for example, GND wiring. 51 and the VT wiring 52.

第３図のバッファ・インバータ回路が、第５図の内部セ
ル領域で構成されるとき、第３図のバッファ・インバー
タ回路のＧＮＤｌｉ位はＧＮＤ配線５１゜ＶＥＥ電位は
ＶＥＥ配線５４．エミッタフォロワの出力端子Ｑ側の抵
抗ＲＦｉＦを終端しているＶＴ電位はＶＴ配線５２．エ
ミッタ７オロワの出刃端子Ｑ側の抵抗ｈＦを終端してい
るＶＴ電位はＶＴ配線５３によシ供給てれるものとする
。When the buffer inverter circuit shown in FIG. 3 is configured with the internal cell area shown in FIG. 5, the GNDli level of the buffer inverter circuit shown in FIG. The VT potential terminating the resistor RFiF on the output terminal Q side of the emitter follower is the VT wiring 52. It is assumed that the VT potential terminating the resistor hF on the edge terminal Q side of the emitter 7 lower is supplied to the VT wiring 53.

第４図のバッファ・インバータ回路も同様に、第５図の
内部セル領域で構成されるとき、第４図のバッファ・イ
ンバータ回路のＧＮＤ電位はＧＮＤ配線５１．論理回路
部４１とエミッタフォロワの出力端子Ｑ側の抵抗”１４
　Ｆ’を終端しているＶＥＥ電位はＶＥＥ配線５２、エ
ミッタフォロワの出カ端子Ｑ側の抵抗ＲＦ＋Ｐ′を終端
しているＶＥＥ電位はＶＥＥ配線５５によシ供給される
ものとする。Similarly, when the buffer inverter circuit of FIG. 4 is configured with the internal cell area of FIG. 5, the GND potential of the buffer inverter circuit of FIG. 4 is connected to the GND wiring 51. Logic circuit section 41 and emitter follower output terminal Q side resistor "14"
It is assumed that the VEE potential terminating F' is supplied to the VEE wiring 52, and the VEE potential terminating the resistor RF+P' on the output terminal Q side of the emitter follower is supplied to the VEE wiring 55.

第６図は従来の回路例を示したものである。第６図は、
ゲートアレイの内部論理回路領域の電源配線パターンの
部分を示す平面図であシ、同図において、ＧＮＤ配線６
１１，６２１ＶＴ配線６１２．６１３゜６２２．６２３
、ＶＥＲ配ｆｉ！６１４．６１５゜６２４．６２５が示
しである。各々の点線で囲まれた領域が、第５図で示し
た１つの内部セル領域である。FIG. 6 shows an example of a conventional circuit. Figure 6 shows
This is a plan view showing a part of the power supply wiring pattern in the internal logic circuit area of the gate array.
11,621VT wiring 612.613°622.623
, VER distribution! 614.615°624.625 are shown. The area surrounded by each dotted line is one internal cell area shown in FIG.

いま、ゲートアレイの内部論理回路領域に布設される各
電源配線の配線幅は、電源配線の布設方向に１０個の内
部セル領域が並んでいるものとし、第３図のバッファ・
インバータ回路のようなエミッタフォロワ部３２の抵抗
終端電位をＶＴ電位としたブロックが使用されることを
前提に決められているものとする。すなわち、第３図の
回路の１個のカレントソース電流と出力信号レベルが高
レベルのときの１個のエミッタフォロワ電流は等しく１
ｍＡ流れるものとし、論理回路の電気的特性の劣化が始
まる電源電圧のレベルシフト量は５０ｍＶであるものと
する。この条件よシ、１つの内部セル領域の両端間の配
線抵抗はＧＮＩ）配線６１１゜６２１がｌΩ、ＶＴ配線
６１２，６１３，６２２゜６２３が３Ω、ＶＥ’Ｅ配線
６１４．６１５，６２４゜６２５が３Ωとなる配線幅で
布設されている。Now, the wiring width of each power supply line laid in the internal logic circuit area of the gate array is assumed to be 10 internal cell areas lined up in the direction in which the power supply line is laid, and the buffer width shown in FIG.
It is assumed that the determination is made on the premise that a block such as an inverter circuit in which the resistor terminal potential of the emitter follower section 32 is set to VT potential is used. In other words, one current source current and one emitter follower current when the output signal level is high in the circuit of FIG. 3 are equal to 1.
It is assumed that mA flows, and the level shift amount of the power supply voltage at which the electrical characteristics of the logic circuit begin to deteriorate is 50 mV. Under these conditions, the wiring resistance between both ends of one internal cell area is 1Ω for the GNI wiring 611°621, 3Ω for the VT wiring 612, 613, 622°623, and 3Ω for the VE'E wiring 614, 615, 624°625. The wiring width is 3Ω.

第７図はゲートアレイの内部論理回路領域におけるブロ
ックの配置位置を表わすブロック配置図であり、各々の
実線で囲まれた領域が一つの内部セル領域である。実線
部分が、第６図の電源配線パターンに対応した行列でろ
り、点線部分はその他の内部セル領域が存在しているこ
と−と表わしている。FIG. 7 is a block layout diagram showing the arrangement positions of blocks in the internal logic circuit area of the gate array, and each area surrounded by a solid line is one internal cell area. The solid line portion represents the matrix corresponding to the power supply wiring pattern of FIG. 6, and the dotted line portion represents the presence of other internal cell regions.

第７図のようにフ゛ロックが凸装置されると、ＶＴ配線
６１２，６１３にはそれぞれ１０個のエミッタフォロワ
電流により５ｍＡ流れ、配線抵抗による電源電圧のレベ
ルシフト量は４５ｍＶとなる。ＶＥＥ配線６２４には１
０個のエミッタフォロワ電流によｐ５ｍＡ流れ、配線抵
抗による電源電圧のレベルシフト罎゛は４５ｍＡとなる
。ＶＥＥ配線６２５には、電流が流れない。したがって
、ＧＮＤ配：１６１１には１５ｍＡの電流が流れ、配線
抵抗による電源電圧のレベルシフト量は４５ｍＶとなる
。この場合ＧＮＤ配線６１１．ＶＴ配線６１２，６１３
．ＶＥＥ配線６１４，６１５の全ての配線は、配線抵抗
による電源電圧のレベルシフト量が５０ｍＶ以下であり
、電気的特性の劣化が生じることはない。When the blocks are arranged in a convex manner as shown in FIG. 7, 5 mA flows through each of the VT wirings 612 and 613 due to 10 emitter follower currents, and the level shift amount of the power supply voltage due to the wiring resistance becomes 45 mV. 1 for VEE wiring 624
The emitter follower current of 0 causes p5mA to flow, and the level shift of the power supply voltage due to the wiring resistance is 45mA. No current flows through the VEE wiring 625. Therefore, a current of 15 mA flows through the GND wiring 1611, and the level shift amount of the power supply voltage due to the wiring resistance is 45 mV. In this case, the GND wiring 611. VT wiring 612, 613
．． All of the VEE wirings 614 and 615 have a power supply voltage level shift amount of 50 mV or less due to wiring resistance, and no deterioration of electrical characteristics occurs.

ＶＴ配線６２２．６２３には、それぞれ５個のエミッタ
７オロワ電流によｌ）　２．５ｍＡ流れ、配線抵抗によ
る電源電圧のレベルシフト量は２２．５ｍＶとなる。Ｖ
ＥＥ配線６２４には１０個のカレントソース電流と５個
のエミッタ７オロワ電流によル、７、５　ｍＡの電流が
流れ、配線抵抗による電源電圧のレベルシフト量は６７
．５ｍＶとなる。ＶＥＲ配線６２５には、５個のエミッ
タ７オロワ電流によ！ｌ）　２．５ｍＡが流れ、配線抵
抗による電源電圧のレベルシフト量は２．２５ｍＶとな
る。したがって、ＧＮＤ配線６２１には、１５ｍＡの電
流が流れ、配線抵抗による電源電圧のレベルシフト量は
、４５ｍＶとなる。この場合、Ｇ、ＮＤ配１６２１．Ｖ
Ｔ配線６２２，６２３、ＶＥＥ配線６２５は配線抵抗に
よる電源電圧のレベルシフト黛が５０ｍＶ以下であシ、
電気的特性の劣化が生じることはないが、ＶＥＲ配線６
２４は配線抵抗による電源電圧のレベルシフト量が５０
ｍＶを超えておシ、電気的特性の劣化が生じる。このよ
うに、エミッタフォロワ部３２の抵抗終端電位をＶＥＥ
ｔ位としたブロックを多用すると、一部のＶＥＥ配線を
流れる電流が大きいために、電位レベルシフト量が許容
限界値を超え、電気的特性の劣化が生じ、ゲートアレイ
としての性能が低下するという問題がある。In the VT wirings 622 and 623, 2.5 mA flows through each of the five emitter 7 lower currents, and the level shift amount of the power supply voltage due to the wiring resistance is 22.5 mV. V
A current of 7.5 mA flows through the EE wiring 624 due to 10 current source currents and 5 emitter 7 lower currents, and the level shift amount of the power supply voltage due to the wiring resistance is 67.
．． It becomes 5mV. The VER wiring 625 has 5 emitters and 7 lower currents! l) 2.5 mA flows, and the level shift amount of the power supply voltage due to the wiring resistance is 2.25 mV. Therefore, a current of 15 mA flows through the GND wiring 621, and the level shift amount of the power supply voltage due to the wiring resistance is 45 mV. In this case, G, ND arrangement 1621. V
The T wiring 622, 623 and the VEE wiring 625 must have a level shift of power supply voltage of 50 mV or less due to wiring resistance.
Although no deterioration of electrical characteristics occurs, VER wiring 6
24, the amount of level shift of the power supply voltage due to wiring resistance is 50
If the voltage exceeds mV, deterioration of electrical characteristics occurs. In this way, the resistance terminal potential of the emitter follower section 32 is set to VEE.
If blocks with the t-position are used frequently, the current flowing through some of the VEE wires will be large, causing the amount of potential level shift to exceed the allowable limit value, deteriorating the electrical characteristics, and reducing the performance of the gate array. There's a problem.

このような場合には、ブロックの配置を変更して、ブロ
ックＢが同一電源配線に集中しないように配置する千法
がとられるが、配置変更によシミ源配線の電位レベルシ
フト量が許容限界値を超えることによる電気的特性の劣
化は生じないようにしたとき、ブロックが必ずしも最適
位置に配置されるとは限らない。このため、場合によっ
てはブロック間配線の配線長が長くなシ、配線遅延の増
加によシ、回路の動作速度が低下するという問題がある
。In such a case, one method is to change the arrangement of the blocks so that block B is not concentrated on the same power supply wiring. When preventing deterioration of electrical characteristics due to exceeding the value, the blocks are not necessarily arranged at optimal positions. Therefore, depending on the case, there is a problem in that the length of the inter-block wiring is long, the wiring delay increases, and the operating speed of the circuit decreases.

本発明の目的は、前記欠点が解決され、配線長が長くな
らず、回路の動作速度が低下せず、電気的特性の劣化が
生じないようにした集積回路装置を提供することにある
。SUMMARY OF THE INVENTION An object of the present invention is to provide an integrated circuit device in which the above-mentioned drawbacks are solved and the wiring length is not increased, the operating speed of the circuit is not decreased, and the electrical characteristics are not deteriorated.

〔課題を解決するための手段〕[Means to solve the problem]

本発明の構成は、基本セルをマトリクス状に配置した内
部セルアレイ領域を備えたゲートアレイ型マスタースラ
イス方式の集積回路装置において、前記内部セルアレイ
領域内の第１の基本セル上に布設された電源供給配線群
と第２の基本セル上に布設された電源供給配線群とが、
前記各群内における用途別電源配線の布設配置を同様と
し、前記各布設の配線幅を、流れる電流値に応じて異と
したことを特徴とする集積回路装置。The present invention provides a gate array type master slice type integrated circuit device having an internal cell array area in which basic cells are arranged in a matrix, in which a power supply is provided on a first basic cell in the internal cell array area. The wiring group and the power supply wiring group laid on the second basic cell,
An integrated circuit device characterized in that the laying arrangement of power supply wiring for each application in each group is the same, and the wiring width of each wiring is different depending on the flowing current value.

〔実施例〕〔Example〕

次に本発明を実施例を用いて詳細に説明する。 Next, the present invention will be explained in detail using examples.

第１図は本発明の一実施例の集積回路装置の配線平面図
である。同図において、ゲートアレイ型の内部論理回路
領域の電源配線バター／を部分的に示しておシ、ＧＮＤ
配線Ｉｌｌ、１２１があシ、ＶＴ配線１１２，１１３，
１２２，１２３があり、さらにＶＥＲ配線１１４，１１
５，１２４，１２５があり、点線で囲まれた個々の領域
が、第５図で示した一つの内部セル領域である。第１図
では、従来例と同じく第７図に示すようにブロックを配
置した場合の内部論理回路領域の電源配線パターンを表
わしておシ、ゲートアレイ型の内部論理回路領域に布設
される各電源配線の配線幅は電源配線の布設方向に１０
個の内部セル領域が並んでいるものとし、論理回路の電
気的特性の劣化が始まる電源電圧のレベルシフト量は５
０ｍＶであるものとする。第１図においてＶＴ配線１１
２．１１３にはそれぞれ１０個のエミッタ７オロワ電流
によ）、５ｍＡ＋７）電流が流し、Ｖ　Ｅ　Ｅ配置１２
４には１０個のカレントソース電流によ［５ｍＡの電流
が流れ、ＶＥＥ配線１２５には′電流が流れていない。FIG. 1 is a wiring plan view of an integrated circuit device according to an embodiment of the present invention. In the same figure, the power supply wiring butter/of the internal logic circuit area of the gate array type is partially shown.
Wiring Ill, 121 gap, VT wiring 112, 113,
122, 123, and VER wiring 114, 11
5, 124, and 125, and each area surrounded by a dotted line is one internal cell area shown in FIG. Figure 1 shows the power wiring pattern of the internal logic circuit area when the blocks are arranged as shown in Figure 7, as in the conventional example. Wiring width is 10mm in the power wiring installation direction.
It is assumed that 5 internal cell areas are lined up, and the level shift amount of the power supply voltage at which the electrical characteristics of the logic circuit begin to deteriorate is 5.
It is assumed that the voltage is 0 mV. In Fig. 1, VT wiring 11
2.113 has 10 emitters (7) and 5mA+7) current flowing through them, and V E E arrangement 12
A current of 5 mA flows through the VEE wiring 125 due to the 10 current source currents, and no current flows through the VEE wiring 125.

したがって、ＧＮＤ配置１１１には１５ｍＡの電流が流
れる。この場合、１内部セル領域の両端間の配線抵抗を
ＧＮＤ配線１１１が１Ω、ＶＴ配線１１２゜１１３が３
Ω、ＶＥＥ配線１１４，１１５が３０となる配線幅でｑ
！ｒ電源電源配布全布設ば、ｒ配線抵抗による電源電圧
のレベルシフトｘは、ＧＮＤ配線１１１が４５ｍＡ、　
Ｖ　Ｔ配線１１２，１１３がともに４５ｍＶ、ＶＥＥ配
線１１４が４５ｍＶ、　■ＥＥ配線１１５がＱｍＶとな
シ、電気的特性が劣化することはない。Therefore, a current of 15 mA flows through the GND arrangement 111. In this case, the wiring resistance between both ends of one internal cell area is 1Ω for the GND wiring 111 and 3Ω for the VT wirings 112 and 113.
Ω, the wiring width of VEE wiring 114, 115 is 30, q
! If all r power supply distribution is installed, the level shift x of the power supply voltage due to the r wiring resistance is 45 mA for the GND wiring 111,
If the V T wirings 112 and 113 are both 45 mV, the VEE wiring 114 is 45 mV, and the EE wiring 115 is QmV, the electrical characteristics will not deteriorate.

したがって、ＧＮＤ配線１１１．ＶＴ配線１１２゜１１
３、ＶＥＥ配線１１４，１１５だけは、それぞれ第６図
のＧＮＤ配線６１１．ＶＴ配線６１２゜６１３、ＶＥＥ
配線６１４．６１　ｓ　ト同−配線１Ｍとすることによ
シ、各電源配線の電源電圧のレベルシフト量は５０ｍＶ
以下となシ、電気的特性が劣化することはない。Therefore, the GND wiring 111. VT wiring 112°11
3. Only the VEE wirings 114 and 115 are connected to the GND wiring 611. in FIG. 6, respectively. VT wiring 612°613, VEE
By making the wiring 614.61s and the wiring 1M, the amount of level shift of the power supply voltage of each power supply wiring is 50mV
Under the following conditions, the electrical characteristics will not deteriorate.

ＶＴ配線１２２，１２３にはそれぞれ５個のエミッタフ
ォロワ電流によ’）　２．５ｍＡの電流が流れ、ＶＥＥ
配線１２４には１０個のエミッタフォロワ電流と５個の
エミッタ７オロワ電流により　７５ｍＡの電流が流れ、
ｖＥＥ配線１２５には５個のエミッタ７オロワ電流によ
Ｆ）　２．５ｍＡの電流が流れる。A current of 2.5 mA flows through the VT wiring 122 and 123 due to the five emitter follower currents, and the VEE
A current of 75 mA flows through the wiring 124 due to 10 emitter follower currents and 5 emitter 7 follower currents.
A current of 2.5 mA flows through the vEE wiring 125 due to five emitter 7 lower currents.

この場合、１内部セル領域の両端間の配線抵抗を、ＧＮ
Ｄ配線１２１が１Ω、ＶＴ配線１２２゜１２３が６Ω、
ＶＥＥ配線１２４が２Ω、ＶＥＥ配線１２５が６Ωとな
る配線幅で各電源配線を布設すれば、配線抵抗による電
源電圧のレベルシフト量は、ＧＮＤ配Ｍ１２１が４５ｍ
Ｖ、ＶＴ配線１２２゜１２３がともに４５ｍＶ、　Ｖ　
ＥＥ配線１２４，１２５がともに４ｓｍＶとなシ、電気
的特性が劣化することはない。In this case, the wiring resistance between both ends of one internal cell area is GN
D wiring 121 is 1Ω, VT wiring 122°123 is 6Ω,
If each power supply wiring is laid with a wiring width of 2Ω for the VEE wiring 124 and 6Ω for the VEE wiring 125, the level shift amount of the power supply voltage due to wiring resistance will be 45m for the GND wiring M121.
Both V and VT wiring 122°123 are 45mV, V
Since both the EE wirings 124 and 125 have a voltage of 4 smV, the electrical characteristics do not deteriorate.

したがって、ＧＮＤ配線１２１はＧＮＤ配線１１１と同
一配線幅、ｖＴ配線１２２，１２３はそれぞれＶＴ配線
１１２，１１３の配線幅の２分の１、ＶＥＥ配線１２４
はＶＥＥ配線１１４の配線幅の１．５倍、ＶＥＥ配線１
２５はＶＥＥ配線１１５の配線幅の１．５倍とすること
によシ谷電源配線の電源電圧のレベルシフト量は５０ｍ
Ｖ以下となシ、電気的特性が劣化することはない。Therefore, the GND wiring 121 has the same wiring width as the GND wiring 111, the vT wiring 122 and 123 have half the wiring width of the VT wiring 112 and 113, and the VEE wiring 124
is 1.5 times the wiring width of VEE wiring 114, VEE wiring 1
By making 25 1.5 times the wiring width of the VEE wiring 115, the amount of level shift of the power supply voltage of the valley power supply wiring is 50 m.
If the voltage is below V, the electrical characteristics will not deteriorate.

ただし、本来は、ＶＥＥ配線１２５は、ＶＥＥ配線１１
５の配線幅の２分の１でよいが、ＶＴ配線１２２とＶＥ
Ｅ配線１２４との関係に合わせて、ＶＥＥ配線１１５の
配線幅の１．５倍としている。However, originally, the VEE wiring 125 is
The wiring width of VT wiring 122 and VE may be half of the wiring width of 5.
In accordance with the relationship with the E wiring 124, the wiring width is set to be 1.5 times the wiring width of the VEE wiring 115.

第２図は本発明の他の実施例の果稼回路装置を示す配線
平面図である。FIG. 2 is a wiring plan view showing a circuit device according to another embodiment of the present invention.

同図において、ゲートアレイの内部論理回路領域の電源
配線パターンが部分的に示されている。In the figure, a power supply wiring pattern in the internal logic circuit area of the gate array is partially shown.

ＧＮＤ配線２１１．２２１と、ＶＴ配線２１２゜２１３
．２２２，２２３と、ＶＥＥ配線２１４゜２１５．２２
４，２２５と、点線で囲まれた個々の領域が、第５図で
示した一つの内部セル領域である。第２図では、第９図
に示すようにブロックを配置した場合の内部論理回路領
域の電源配線パターンを表わしておシ、果檀回路装置の
内部論理回路領域には、電源配線の布設方向に１０個の
内部セル領域が並んでいるものとし、論理回路の電気的
特性の劣化が始まる電源電圧のレベルシフト量は５９ｍ
Ｖであるものとする。GND wiring 211.221 and VT wiring 212°213
．． 222, 223 and VEE wiring 214°215.22
4,225, each area surrounded by a dotted line is one internal cell area shown in FIG. Figure 2 shows the power supply wiring pattern in the internal logic circuit area when the blocks are arranged as shown in Figure 9. Assuming that 10 internal cell areas are lined up, the amount of power supply voltage level shift at which the electrical characteristics of the logic circuit begin to deteriorate is 59 m.
It is assumed that V.

第９図はゲートアレイの内部論理回路領域に２けるブロ
ックの配置位置を表わすブロック配置図であシ、各々の
実線で囲まれた領域が一つの内部セル領域である。実線
部分が第６図の電源置線パターンに対応した行列であシ
、点線部分にはその他の内部セル領域が存在しているこ
とを表わしている。第９図中のブロックＣは、第８図の
バック７回路を一つの内部セル領域で構成したものであ
シ、第８図のバッファ回路が第５図の内部セル領域で構
成されるとき、第８図のバッファ回路のＧＮＤ電位はＧ
ＮＤ配線５１、ＶＥＥ電位はＶＥＥ配線５４、エミッタ
７オロワの出力端子ＱＡ、ＱＢの抵抗１０．１１をとも
に終端しているＶＴ１１位は胃電源配線５２により供給
されるものとし、１個のカレントソース電流と出力信号
レベルが高レベルのときの１個のエミッタ７オロワ電流
は等しく１ｍｌ・流れるものとする。FIG. 9 is a block layout diagram showing the layout positions of two blocks in the internal logic circuit area of the gate array, and each area surrounded by solid lines is one internal cell area. The solid line portion is a matrix corresponding to the power supply line pattern in FIG. 6, and the dotted line portion represents the presence of other internal cell areas. Block C in FIG. 9 is a configuration in which the back 7 circuit in FIG. 8 is configured with one internal cell area, and when the buffer circuit in FIG. 8 is configured in the internal cell area in FIG. 5, The GND potential of the buffer circuit in Figure 8 is G
The ND wiring 51, the VEE potential is supplied by the VEE wiring 54, and the VT11 position, which terminates both the output terminals QA and QB resistors 10.11 of the emitter 7 lower, is supplied by the stomach power supply wiring 52, and one current source is used. It is assumed that when the current and the output signal level are at a high level, the flow of one emitter 7 lower current is equal to 1 ml.

第２図において、ＶＴ配線２１２，２１３にはそれぞれ
１０個のエミッタフォロワ電流によ、９５ｍＡの電流が
流れ、ＶＥＥ配線２２４には１０個のカレントソース電
流によシ５ｍＡの電流が流れ、■Ｅ配線２２５には電流
が流れていない。したがって。In Fig. 2, a current of 95 mA flows through the VT wiring 212 and 213 due to 10 emitter follower currents, a current of 5 mA flows through the VEE wiring 224 due to 10 current source currents, and ■E No current flows through the wiring 225. therefore.

ＧＮＤ配線２１１には１５ｍＡの電流が流れる。この場
合、一つの内部セル領域の両端間の配線抵抗をＧＮＤ配
線２１１が１Ω、ＶＴ配線２１２，２１３が３０．ＶＥ
Ｅ配線２１４，２１５が３Ωとなる配線幅で各電源配線
を布設すれば、配線抵抗による電源電圧のレベルシフト
量は、ＧＮＤ配線２１１が４５ｍＶ、ＶＴ配装ａｚ１２
，２１３がともに４５ｍＶ。A current of 15 mA flows through the GND wiring 211. In this case, the wiring resistance between both ends of one internal cell region is 1Ω for the GND wiring 211 and 30.Ω for the VT wirings 212 and 213. VE
If each power supply wiring is laid with a wiring width of 3Ω for the E wiring 214 and 215, the level shift amount of the power supply voltage due to wiring resistance is 45mV for the GND wiring 211 and 45mV for the VT wiring az12.
, 213 are both 45 mV.

■ＥＥ配線２１４力４５ｍＶ、　Ｖ　Ｅ　Ｅ配線２１５
力ＯｍＶとなシ、電気的特性が劣化することはない。■EE wiring 214 power 45mV, VEE wiring 215
Even if the power is OmV, the electrical characteristics will not deteriorate.

したがって、ＧＮＤ配線２１１．ＶＴ配線２１２゜２１
３、ＶＥＥ配線２１４，２１５はそれぞれ第１図のＧＮ
Ｄ配線１１１．ＶＴ配線１１２，１１３、ＶＥＥ配線１
１４，１１５と同一配線幅とすることによシ、各電源配
線の電源電圧のレベルシフト量は５０ｍＶ以下となシ、
電気的特性が劣化することはない。Therefore, the GND wiring 211. VT wiring 212°21
3. The VEE wiring 214 and 215 are each GN in FIG.
D wiring 111. VT wiring 112, 113, VEE wiring 1
By making the wiring width the same as 14 and 115, the amount of level shift of the power supply voltage of each power supply wiring is 50 mV or less,
Electrical characteristics do not deteriorate.

ＶＴ配Ｍ２２２には１０個のエミッタフォロワ電流によ
ｔ）　５ｍＡの電流が流れ、ＶＴ配線２２３には電流が
流れない。ＶＥＥ配線２２４には１０個のカレントソー
ス電流と５個のエミッタフォロワ電流とによシ、７．５
ｍＡの電流が流れ、ＶＥＥ配線２２５には５個のエミッ
タフォロワ電流によシ、２．５ｍＡの電流が流れる。し
たがって、ＧＮＤ配線２２１には１５ｍＡの電流が流れ
る。この場合、一つの内部セル領域の両端間の配線抵抗
を、ＧＮＤ配線２２１がｌΩ、ＶＴ配線２２２が３Ω、
ＶＥＥ配線２２４が２Ω、ＶＥＥ配線２２５が６Ωとな
る配線幅で各電源配線を布設すれば、配線抵抗による電
源電圧のレベルシフト量は、ＧＮＤ配線２２１が４５ｍ
Ｖ、　ＶＴ配線２２２が４５ｍＶ、ＶＥＲ配線２２４゜
２２５がともに４５ｍＶとなシ、電気的特性が劣化する
ことはない。したがって、ＧＮＤ配線２２１は（）ＮＤ
配線２１１と同一配線幅ＶＥＥ配線２２４はＶＥＥ配線
２１４の配線幅の１．５陪、ＶＴ配線２２２はＶＴ配線
２１２と同−配＆ｌｌｌ＠、ＶＥＥ配線２２５はＶＥＥ
配線２１５の配線幅の２分の１とすることによシ、各電
源配線のｉ源電圧のレベルシフト量は５０ｍＶ以下とな
シ、電気的特性が劣化することはない。ただし、本来は
■ＥＥ配線２２５はＶＥＥ配線２１５の配線幅の２分の
１でよく、ＶＴ配線２２３はなくてもよいが、配線領域
に余裕があるため、ＶＥＥ配線２２５はＶＥＥ配線２１
５と同一配線幅とし、ＶＴ配線２２３を布設している。A current of 5 mA flows through the VT wiring M222 due to the 10 emitter follower currents, and no current flows through the VT wiring 223. VEE wiring 224 has 10 current source currents and 5 emitter follower currents, 7.5
A current of mA flows, and a current of 2.5 mA flows in the VEE wiring 225 due to the five emitter follower currents. Therefore, a current of 15 mA flows through the GND wiring 221. In this case, the wiring resistance between both ends of one internal cell area is 1Ω for the GND wiring 221, 3Ω for the VT wiring 222,
If each power supply wiring is laid with a wiring width of 2Ω for the VEE wiring 224 and 6Ω for the VEE wiring 225, the amount of level shift of the power supply voltage due to wiring resistance will be 45m for the GND wiring 221.
If the V and VT wires 222 are at 45 mV, and the VER wires 224 and 225 are both at 45 mV, the electrical characteristics will not deteriorate. Therefore, the GND wiring 221 is ()ND
The VEE wiring 224 has the same wiring width as the wiring 211, 1.5 times the wiring width of the VEE wiring 214, the VT wiring 222 has the same wiring as the VT wiring 212, and the VEE wiring 225 has the same wiring width as the VEE wiring 214
By making the wiring width 1/2 of the wiring 215, the amount of level shift of the i-source voltage of each power supply wiring is 50 mV or less, and the electrical characteristics are not deteriorated. However, originally, the EE wiring 225 may be half the wiring width of the VEE wiring 215, and the VT wiring 223 may be omitted, but since there is sufficient wiring area, the VEE wiring 225 is
The wiring width is the same as that of 5, and the VT wiring 223 is laid.

従来のゲートアレイをマスタースライス方式の集積回路
装置の内部論理回路領域へ電源電圧全供給している電蝕
電圧供給用配線の配線幅は、各内部セルに対して常に同
一であったのに対し、本発明ではゲートアレイ型マスタ
ースライス方式の集積回路装置の内部論理回路領域へ電
源電圧を供給している電源電圧供給用配線の配線幅全電
源電圧供給用配線を流れる電流値に応じて、電流値が少
ない場合にはこの配線幅を細く、電流値が多い場合には
この配線幅を太くするようにする。In contrast to conventional gate arrays, the wiring width of the electrolytic voltage supply wiring that supplies the entire power supply voltage to the internal logic circuit area of a master slice integrated circuit device was always the same for each internal cell. According to the present invention, the current value is calculated according to the current value flowing through the entire wiring width of the power supply voltage supply wiring that supplies the power supply voltage to the internal logic circuit area of the integrated circuit device of the gate array type master slice type integrated circuit device. When the current value is small, the wiring width is made thin, and when the current value is large, the wiring width is made thick.

〔発明の効果〕〔Effect of the invention〕

以上説明したように、本発明は、各電源配線を流れる電
流値に応じて谷電源配線の配勝幅を最適な配線幅とする
ことによシ、従来のように一部の電源配線を流れる電流
が大きいために電位レベルシフト量が計容限界ｉｉ！を
超えて電気的特性の劣化が生じるようなことがなく、こ
の釉の問題を解消できる効果がある。はらに、本発明は
、谷電源配線を流れる電流値と電位レベルシフト量の引
算および計算〜果をもとに電源配線パターンの最適配線
幅を求め、集積回路装置の内部論理回路領域に電源配線
全布設するような作業は各局に自動化でき、従来のよう
にブロックを再配置する場合に比べ、作業工数が削減さ
れるため、設ｄ↑期間が短縮される効果がある。As explained above, the present invention makes it possible to set the distribution width of the valley power supply wiring to the optimum wiring width according to the value of the current flowing through each power supply wiring. Due to the large current, the amount of potential level shift is at the metering capacity limit II! There is no deterioration of the electrical characteristics beyond this point, and this problem with the glaze can be solved. Furthermore, the present invention calculates the optimal wiring width of a power supply wiring pattern based on the result of subtraction and calculation of the current value flowing through the valley power supply wiring and the amount of potential level shift. Work such as laying all the wiring can be automated at each station, reducing the number of work steps compared to the conventional case of rearranging blocks, which has the effect of shortening the installation period.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の一実施例のゲートアレイ内部論理回路
領域の電源配線バター／を部分的に示す配線平面図、第
２因は本発明の他の実施例の配線パターンを部分的に示
す配線平面図、第３図、第４図、第８図はいずれもＥＣ
Ｌ論理回路図、第５図はゲートアレイの一つの内部セル
領域の電源配線パター／金示す配線平面図、第６図は従
来のゲートアレイ内部論理回路領域の電源配線パターン
を示す配酬平面因、第７図、第９図はいずれもゲートア
レイの内部セル領域のブロック配置図である。 １．２，３，４，１０，１１．１０’　、１１’・・・
・・・抵抗、５，６，７，８．９・・・・・・トランジ
スタ、３１．８１・・・・・・論理回路部、３２．８２
・・・・・エミッタフォロワ部、５４，５５，１１４，
１１５゜１２４．１２５・・・・・・ＶＥＥ配線、５１
，１１１゜１２１．２１１，２２１，６１１，６２１・
・・・・・・・ＧＮＤ！１己肩−１５２，５３，１１２
，１１３，１２２゜１２３．２１２，２１３，２２２，
２２３，６１２゜６１３．６２２，６２３・・・・・・
ＶＴ配線。 代理人　弁理士　　内　原　　　音 １／）　　（イ）　　−（Ｎ＋＃ 第　勺　　Ｌ／）　　　喝　鴫FIG. 1 is a wiring plan view partially showing the power supply wiring pattern in the gate array internal logic circuit area in one embodiment of the present invention, and the second factor partially shows the wiring pattern in another embodiment of the present invention. The wiring plan, Figures 3, 4, and 8 are all EC
FIG. 5 is a wiring plan view showing the power wiring pattern/metal of one internal cell area of the gate array, and FIG. 6 is a wiring plan view showing the power wiring pattern of the conventional gate array internal logic circuit area. , FIG. 7, and FIG. 9 are all block layout diagrams of the internal cell region of the gate array. 1.2, 3, 4, 10, 11.10', 11'...
...Resistance, 5,6,7,8.9...Transistor, 31.81...Logic circuit section, 32.82
...Emitter follower section, 54, 55, 114,
115°124.125...VEE wiring, 51
,111゜121.211,221,611,621・
・・・・・・GND! 1st shoulder -152,53,112
,113,122゜123.212,213,222,
223,612゜613.622,623...
VT wiring. Agent Patent Attorney Uchihara Oto 1/) (A) −(N+# L/)

Claims (1)

【特許請求の範囲】[Claims] 　基本セルをマトリクス状に配置した内部セルアレイ領
域を備えたゲートアレイ型マスタスライス方式の集積回
路装置において、前記内部セルアレイ領域内の第１の基
本セル上に布設された電源供給配線群と、第２の基本セ
ル上に布設された電源供給配線群とが、前記各群内にお
ける用途別電源配線の布設配置を同様とし、前記各布設
の配線幅を、流れる電流値に応じて異とすることを特徴
とする集積回路装置。In a gate array type master slice type integrated circuit device having an internal cell array area in which basic cells are arranged in a matrix, a group of power supply wirings laid over a first basic cell in the internal cell array area; The power supply wiring group laid on the basic cell of the above-mentioned group has the same laying arrangement of the power supply wiring according to the purpose in each group, and the wiring width of each laying wiring is different depending on the flowing current value. Features of integrated circuit devices.