JPH01238140A - Gate array - Google Patents

Abstract

PURPOSE:To reduce power impedance, to realize operation at high speed and to improve the degree of integration by preparing square sections arranged onto an I/O cell for a chip and various power line patterns as fixed wiring patterns so as to cross the internal region of the chip from the square sections and selecting either of them. CONSTITUTION:Various power line patterns are prepared previously as fixed wiring patterns. Square sections 4a and a power line pattern having a parting line section 4b crossing an internal region are also prepared as shown in (a) anew. A latticed power line pattern having a second parting line section 4c as shown in (b) may also be provided. Since overall length of a power line executed to the logic cell of the section 5A of the internal region divided into two by the parting line section 4b is shortened according to the pattern shown in (a), the increase of a resistance section is inhibited even when the power line is thinned, thus ensuring operation at high speed.

Description

【発明の詳細な説明】 産業上の利用分野 本発明はゲートアレイに関するものである。[Detailed description of the invention] Industrial applications The present invention relates to gate arrays.

堡米皇致± ゲートアレイではベースチップ上に配する配線パターン
は固定配線パターンと、自動配置配線パターンを重ねる
ことによって形成される。固定配線パターンは主として
電源ラインパターンである。In the gate array, the wiring pattern arranged on the base chip is formed by overlapping a fixed wiring pattern and an automatic placement wiring pattern. The fixed wiring pattern is mainly a power supply line pattern.

尚、ここで電源ラインは接地線（ＧＮＤ線）を含むもの
とする。It is assumed here that the power supply line includes a ground line (GND line).

第３図は従来一般に使用されている電源ラインパターン
であり、電源ライン（４）はチップ（１）の外部領域（
２）に配されたＩ／Ｏセル（３）上に口字状に配されて
いる。この口字状の電源ライン（４）と接続される内部
領域（５）の論理セルの電源ライン（細線）も固定配線
によって作成される。電源ラインのうち一本は電源供給
線（ｖｏ）であり、残りの一本は接地線（ＧＮＤ）であ
る。これらの外部領域（２）に配された電源ラインは予
め太く形成されていて、電力を多く要するＩ／Ｏセル（
３）に上方から電力を供給する。Figure 3 shows a conventionally commonly used power line pattern, where the power line (4) is connected to the external area (1) of the chip (1).
They are arranged in a shape on the I/O cell (3) arranged in 2). The power supply line (thin line) of the logic cell in the internal area (5) connected to this square-shaped power supply line (4) is also created by fixed wiring. One of the power lines is a power supply line (VO), and the remaining one is a ground line (GND). The power supply lines arranged in these external areas (2) are formed thick in advance, and are designed to be connected to I/O cells (which require a lot of power).
3) Supply power from above.

４Ｂが”°　しよ゛と　るｉ ところで、ゲート数の増加により内部領域（５）で消費
する電力も多くなり、第３図のような口字状の電源ライ
ン（４）だけでは充分な電力を供給できないという問題
が生じるようになってきた。また、プロセスの微細化に
伴い内部セルとの電源接続を行うアルミニウム線の幅が
狭くなる傾向があり、そのため抵抗分が増大することに
より浮遊容量の充放電時間が長くなって高速動作が阻害
されるという問題も生じるようになった。特にゲート数
が１万ゲートにも達すると、この問題が顕著になってく
る。By the way, due to the increase in the number of gates, the power consumed in the internal area (5) also increases, and the power supply line (4) in the shape of an opening as shown in Figure 3 is not enough power. In addition, as the process becomes finer, the width of the aluminum wire that connects the power supply to the internal cells tends to become narrower, resulting in an increase in resistance and stray capacitance. A problem has also arisen in that the charging and discharging time of the transistors becomes longer, impeding high-speed operation.This problem becomes particularly noticeable when the number of gates reaches 10,000.

本発明は固定配線パターンによって上記の問題を解決し
た新規且つ有効なゲートアレイを提供することを目的と
する。SUMMARY OF THE INVENTION An object of the present invention is to provide a new and effective gate array that solves the above problems by using a fixed wiring pattern.

１　を”ンするための−・２ 上記の目的を達成するため本発明では、ベースチップに
配する固定配線パターンと自動配置配線パターンとを重
ねて配線パターンを形成するゲートアレイにおいて、前
記チップの１／Ｏセル上に配置される口字状部と該口字
状部からチップの内部領域を横切るように配置される分
割線部から成る電源ラインパターンを含む種々の電源ラ
インパターンを前記固定配線パターンとして用意してお
き、前記種々の電源ラインパターンから必要なものを選
択して使用するようにしている。1.2 To achieve the above object, the present invention provides a gate array in which a fixed wiring pattern arranged on a base chip and an automatic placement wiring pattern are overlapped to form a wiring pattern. The fixed wiring includes various power line patterns including a power line pattern consisting of an opening-shaped part arranged on the 1/O cell and a dividing line part arranged from the opening-shaped part to cross the internal area of the chip. A pattern is prepared in advance, and a necessary one is selected from the various power line patterns and used.

作二Ｊ１ このような構成によると、ゲート数が多く、しかも高速
動作が要求されるゲートアレイにおいては電源ラインが
Ｉ／Ｏセルだけでなく内部領域をも横切って配置された
電源ラインパターンを固定配線パターンとして使用でき
るので、内部領域の論理セルに電源を与える線を短くす
ることができ、その分、抵抗分を小さくすることができ
る。また、内部領域を横切って配される分割線部によっ
て内部領域の論理セルに充分な電力を供給できる。Sakuji J1 With this configuration, in a gate array that has a large number of gates and requires high-speed operation, it is possible to fix the power line pattern in which the power line is arranged not only across the I/O cells but also across the internal area. Since it can be used as a wiring pattern, the line that supplies power to the logic cells in the internal area can be shortened, and the resistance can be reduced accordingly. In addition, sufficient power can be supplied to the logic cells in the internal area by the dividing line section disposed across the internal area.

ゲート数が多くても高速動作があまり要求されないゲー
トアレイの場合には内部領域を横切る分割線部をもたな
い電源ラインパターンを選択すればチップの内部領域の
有効利用を図ることができる。In the case of a gate array in which high-speed operation is not required even if the number of gates is large, effective use of the internal area of the chip can be achieved by selecting a power supply line pattern that does not have a dividing line section that crosses the internal area.

実−施二Ａ 第１図は本発明を実施したゲートアレイにおいてオプシ
ョンマスクを形成するまでのステップを示していて、ス
テップ（１）ではチップ（１）の内部領域（５）に論理
セル（６）を設け、外部領域（２）に■／Ｏセル（３）
を設けてベースチップを形成する。ステップ（ｎ　Ａ）
では電源ラインについてベースチップ上に固定配線パタ
ーンを形成し、ステップ（ｎＢ）ではベースチップ上に
自動配置配線によるパターンを形成する。これらのステ
ップ（ＩＩＡ）（ｎＢ）によって形成された配線パター
ンはステップ（ＩＩ）において互いに重ねられて全体の
配線パターンが出来上がる。しかる後、次のステップ（
ＩＶ）でオプションマスクが形成される。尚、図では簡
略化のため（Ｉ［Ｉ）及び（ＩＶ）についてはブロック
のみ示している。Embodiment 2 A FIG. 1 shows the steps up to forming an option mask in a gate array embodying the present invention. In step (1), logic cells (6 ), and a ■/O cell (3) in the external area (2).
is provided to form a base chip. Step (nA)
In step (nB), a fixed wiring pattern is formed on the base chip for the power supply line, and in step (nB), a pattern is formed on the base chip by automatic placement and wiring. The wiring patterns formed by these steps (IIA) (nB) are superimposed on each other in step (II) to complete the entire wiring pattern. After that, the next step (
In IV) an option mask is formed. Note that in the figure, only blocks of (I[I) and (IV) are shown for simplification.

上記のステップ（ＩＩＡ）において、固定配線パターン
としては種々の電源ラインパターンを用意しておくもの
とする。この電源ラインパターンとしては従来から使用
されている第３図の口字状の電源ラインパターンを含め
てよい。そして、新たに第２図（伺に示すような６字状
部（４ａ）と内部領域を横切る分割線部（４ｂ）を有す
る電源ラインパターンも用意される。更に、同図（ロ）
に示すような第２の分割線部（４ｃ）を有する格子状の
電源ラインパターンを用意してもよい０例えば、上記第
２図（イ）のパターンによれば分割線部（４ｂ）によっ
て２分割された内部領域（５）の部分（５Ａ）の論理セ
ルに対し施される電源線（図示せず）の全長は短くなる
ので、その電源線が細くなっても抵抗分の増加は抑えら
れ、高速動作が確保される。従って、高速性が要求され
る場合は、第２図（イ）の電源ラインパターン、更には
同図（ロ）の電源ラインパターンを選択することが望ま
しい。In the above step (IIA), various power supply line patterns are prepared as fixed wiring patterns. This power line pattern may include the conventionally used power line pattern in the shape of an opening as shown in FIG. In addition, a new power line pattern having a 6-shaped part (4a) and a dividing line part (4b) that crosses the internal area as shown in Fig. 2 (b) is also prepared.
For example, according to the pattern shown in FIG. 2(a) above, a grid-like power line pattern having a second dividing line portion (4c) as shown in FIG. 2(a) may be prepared. Since the total length of the power supply line (not shown) connected to the logic cells in the divided internal area (5) (5A) becomes shorter, an increase in resistance can be suppressed even if the power supply line becomes thinner. , high-speed operation is ensured. Therefore, if high speed is required, it is desirable to select the power line pattern shown in FIG. 2(a), or even the power line pattern shown in FIG. 2(b).

しかしながら、動作スピードよりも高集積化が要求され
る場合には、第３図の如き電源ラインパターンを選択す
るのが望ましい。第２図（イ）（ロ）の電源ラインパタ
ーンの場合には内部に配される分割線部（４ａ）及び（
４ｂ）によって内部領域の論理セル配置領域が分割線部
（４ａ）　（４ｂ）の分だけ狭くなるからである。但し
チャンネルレスのゲートアレイの場合には、第３図の内
部領域（５）にゲートがしきつめられており、もともと
全ゲートが使用できないので、分割線部（４ａ）　（４
ｂ）が入ってもゲートの使用効率は殆ど低下しないよう
に工夫できる。However, if high integration is required rather than operating speed, it is desirable to select a power supply line pattern as shown in FIG. In the case of the power line patterns shown in Fig. 2 (a) and (b), the dividing line portion (4a) and (
4b), the logic cell arrangement area in the internal area becomes narrower by the dividing line portions (4a) and (4b). However, in the case of a channelless gate array, the gates are tightly packed in the internal area (5) in Figure 3, and all the gates cannot be used.
Even if b) is introduced, it can be devised so that the gate usage efficiency hardly decreases.

光層Ｒυ九果 以上の通り本発明によれば、固定配線パターンとして種
々の電源ラインパターンを用意しておき、そのいずれか
を選択するようになっているので、ゲート数の多いゲー
トアレイにおいて電源インピーダンスを低減して高速動
作を実現できる。また、高集積化を図る電源ラインパタ
ーンを選ぶこともできる。このようなことから、機種に
対する対応性にも優れている。Optical Layer R High-speed operation can be achieved by reducing impedance. It is also possible to select a power line pattern that achieves high integration. Because of this, it also has excellent compatibility with different models.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明を実施するゲートアレイの配線パターン
作成ステップを示す図であり、第２図はそれに使用する
固定配線パターンを示す図である。 第３図は従来使用されており、本発明の実施例でも用意
される固定配線パターンを示す図である。 （１）　−チップ、（２）−・・外部領域。 （３）−・Ｉ／Ｏセル、　　　（４）−電源ライン、。 （４ａ）−口字状部、　　　　（４ａ）　（４ｂ）　・
−分割線部。 （５）　−一内部領域。 第２図 第３図 ＮＤ 第１図 （ＩＩＢ） （Ｉ［Ａ）FIG. 1 is a diagram showing a step of creating a wiring pattern for a gate array according to the present invention, and FIG. 2 is a diagram showing a fixed wiring pattern used therein. FIG. 3 is a diagram showing a fixed wiring pattern that has been conventionally used and is also prepared in the embodiment of the present invention. (1) -chip, (2) - external area. (3)-I/O cell, (4)-power line. (4a) - mouth-shaped part, (4a) (4b) ・
-Dividing line part. (5) -1 internal region. Figure 2 Figure 3 ND Figure 1 (IIB) (I[A)

Claims (1)

【特許請求の範囲】[Claims] （１）ベースチップに配する固定配線パターンと自動配
置配線パターンとを重ねて配線パターンを形成するゲー
トアレイにおいて、前記チップのＩ／Ｏセル上に配置さ
れるロ字状部と該ロ字状部からチップの内部領域を横切
るように配置される分割線部から成る電源ラインパター
ンを含む種々の電源ラインパターンを前記固定配線パタ
ーンとして用意しておき、前記種々の電源ラインパター
ンから必要なものを選択して使用することを特徴とする
ゲートアレイ。(1) In a gate array in which a wiring pattern is formed by overlapping a fixed wiring pattern arranged on a base chip and an automatic placement wiring pattern, a square-shaped part arranged on an I/O cell of the chip and the square-shaped part Various power line patterns are prepared as the fixed wiring patterns, including a power line pattern consisting of a dividing line part arranged so as to cross the internal area of the chip, and necessary ones are selected from the various power line patterns. A gate array characterized by selective use.