JPH01231151A - 記憶装置におけるアドレス分配方式 - Google Patents
記憶装置におけるアドレス分配方式Info
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- JPH01231151A JPH01231151A JP63056252A JP5625288A JPH01231151A JP H01231151 A JPH01231151 A JP H01231151A JP 63056252 A JP63056252 A JP 63056252A JP 5625288 A JP5625288 A JP 5625288A JP H01231151 A JPH01231151 A JP H01231151A
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- 238000004458 analytical method Methods 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 9
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- 238000001514 detection method Methods 0.000 description 4
- 238000004364 calculation method Methods 0.000 description 1
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は誤り訂正符号（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉ
ｏｎＣｏｄｅ； ［ＥＣＣ））を用いて障害データの検
出および訂正を行う記憶装置に適用されているアドレス
分配方式に係わり、特にアドレス障害によっても訂正可
能エラー範囲内にとどまらせることを可能とした記憶装
置におけるアドレス分配方式に関する。
ｏｎＣｏｄｅ； ［ＥＣＣ））を用いて障害データの検
出および訂正を行う記憶装置に適用されているアドレス
分配方式に係わり、特にアドレス障害によっても訂正可
能エラー範囲内にとどまらせることを可能とした記憶装
置におけるアドレス分配方式に関する。
誤り訂正符号（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｃ
ｏｄｅ ； （ＥＣＣ））を用いて障害データの検出お
よび訂正を行う記憶装置としては、例えば第３図に示す
構成のものが提案されている。かかる記憶装置は、第゛
３図に示すように、データ入力・出力端、制御信号入力
端、アドレス入力端を少なくとも備えたメモリアレー２
と、メモリアレー２のアドレス入力端にアドレス入力を
与えるアドレスデコーダ４と、メモリアレー２のデータ
入力・出力端に与えられる書込みデータからＥＣＣを発
生させメモリアレー２のデータ入力・出力端に供給する
ＥＣＣ発生回路６と、メモリアレー２のデータ入力・出
力端から読み出した記憶データから検査ビットを発生さ
せる検査ビット発生回路８と、この検査ビット発生回路
８からのデータを解析する検査ビット解析回路１０と、
この検査ビット解析回路１０からの解析結果とメモリア
レー２からの記憶データとから誤り訂正を行う誤り訂正
回路１２とから構成されている。ＥＣＣ発生回路６と、
検査ビット発生回路８と、検査ビット解析回路１０と、
誤り訂正回路１２とで、誤り訂正手段が構成されている
。
ｏｄｅ ； （ＥＣＣ））を用いて障害データの検出お
よび訂正を行う記憶装置としては、例えば第３図に示す
構成のものが提案されている。かかる記憶装置は、第゛
３図に示すように、データ入力・出力端、制御信号入力
端、アドレス入力端を少なくとも備えたメモリアレー２
と、メモリアレー２のアドレス入力端にアドレス入力を
与えるアドレスデコーダ４と、メモリアレー２のデータ
入力・出力端に与えられる書込みデータからＥＣＣを発
生させメモリアレー２のデータ入力・出力端に供給する
ＥＣＣ発生回路６と、メモリアレー２のデータ入力・出
力端から読み出した記憶データから検査ビットを発生さ
せる検査ビット発生回路８と、この検査ビット発生回路
８からのデータを解析する検査ビット解析回路１０と、
この検査ビット解析回路１０からの解析結果とメモリア
レー２からの記憶データとから誤り訂正を行う誤り訂正
回路１２とから構成されている。ＥＣＣ発生回路６と、
検査ビット発生回路８と、検査ビット解析回路１０と、
誤り訂正回路１２とで、誤り訂正手段が構成されている
。
なお、ＥＣＣによる誤り検出、誤り訂正の方法について
は、「雑誌「電子科学Ｊ １９７９年８月号第２９頁〜
第３５頁小林秀彦著」に詳細に述べられているので、こ
こでは、その方法に関し、第４図の説明図を用いて簡単
に説明することに止める。
は、「雑誌「電子科学Ｊ １９７９年８月号第２９頁〜
第３５頁小林秀彦著」に詳細に述べられているので、こ
こでは、その方法に関し、第４図の説明図を用いて簡単
に説明することに止める。
く書き込み動作〉
中央処理装置等からアドレス入力がアドレスデコーダ４
に与えられるとともに、例えば第４図（１）に示すよう
に４ビツトの書込みデータＤ０〜Ｄ３ がメモリアレー
２のデータ人力・出力端に与えられると、ＥＣＣ発生回
路６では−、書込みデータＤ。−Ｄ３から第４図（２）
において下記第（１）式の論理計算をすることにより、
第４図（３）の如き３ビツトのＥＣＣ（Ｃ，） 、 Ｃ
，、Ｃ２）を発生させる。
に与えられるとともに、例えば第４図（１）に示すよう
に４ビツトの書込みデータＤ０〜Ｄ３ がメモリアレー
２のデータ人力・出力端に与えられると、ＥＣＣ発生回
路６では−、書込みデータＤ。−Ｄ３から第４図（２）
において下記第（１）式の論理計算をすることにより、
第４図（３）の如き３ビツトのＥＣＣ（Ｃ，） 、 Ｃ
，、Ｃ２）を発生させる。
ただし、■は排他的論理和を表す。
そして、アドレスデコーダ４によりメモリアレー２のア
ドレスが指定され、その指定のしかる後に制御信号が制
御信号入力端に与えられることにより、第４図（４）に
示す書込みデータＤ。〜Ｄ、とＥ ＣＣ（Ｃｏ 、
Ｃ１，Ｃａ ）とが記憶データＤＴとしてメモリアレ
ー２に書き込まれる。
ドレスが指定され、その指定のしかる後に制御信号が制
御信号入力端に与えられることにより、第４図（４）に
示す書込みデータＤ。〜Ｄ、とＥ ＣＣ（Ｃｏ 、
Ｃ１，Ｃａ ）とが記憶データＤＴとしてメモリアレ
ー２に書き込まれる。
く読み出し動作〉
一方、メモリアレー２から読み出された第４図（５）、
（８）の記憶データＤＴは、検査ビット発生回路８と、
誤り訂正回路１２とに与えられる。
（８）の記憶データＤＴは、検査ビット発生回路８と、
誤り訂正回路１２とに与えられる。
検査ビット発生回路８では、記憶データＤＴから第４図
（６）、（９）において下記第（２）式より検査ビット
Ｓ。、Ｓ、、Ｓ２を発生させる。
（６）、（９）において下記第（２）式より検査ビット
Ｓ。、Ｓ、、Ｓ２を発生させる。
この検査ビットを検査ビット解析回路１０に与える。こ
の検査ビット解析回路１０では、次の表を有しており、
これに基づいて第４図（７）、（１０）において検査ビ
ットＳｏ 、 ＄１．３２ の解析をする。
の検査ビット解析回路１０では、次の表を有しており、
これに基づいて第４図（７）、（１０）において検査ビ
ットＳｏ 、 ＄１．３２ の解析をする。
（以下余白）
第１表
この検査ビット解析回路１０は、その結果を誤り訂正回
路１２に与える。この誤り訂正回路１２では、誤りのな
いときはその記憶データＤＴからデータＲＤとしてを出
力するが、誤りのあるときは第４図（１１）において記
憶データＤＴと誤り訂正回路１２からの解析結果とで誤
りを訂正し、データＲＤ’を出力する。
路１２に与える。この誤り訂正回路１２では、誤りのな
いときはその記憶データＤＴからデータＲＤとしてを出
力するが、誤りのあるときは第４図（１１）において記
憶データＤＴと誤り訂正回路１２からの解析結果とで誤
りを訂正し、データＲＤ’を出力する。
ここで、記憶データＤＴ （Ｄｏ 、 Ｄｏ、 Ｄ２
。
。
Ｄｓ ）が、例えば論理１，０．０．１の場合について
誤り検出訂正ができることを説明する。
誤り検出訂正ができることを説明する。
まず、データＷＤから、第４図（２）において第（１〉
式によりＦＣＣを発生させると、ＥＣＣは００１となる
。ついで、第４図（５）、（６）において、第（２）式
より、検査ビットを発生させると、この場合検査ピッ）
Ｓｏ、 Ｓ、、 Ｓ２ は全て０となり、正しいデー
タＲＤが得られる。
式によりＦＣＣを発生させると、ＥＣＣは００１となる
。ついで、第４図（５）、（６）において、第（２）式
より、検査ビットを発生させると、この場合検査ピッ）
Ｓｏ、 Ｓ、、 Ｓ２ は全て０となり、正しいデー
タＲＤが得られる。
一方、第４図（８）、（９）において、第（２）式より
、検査ビットを発生させると、この場合検査ビットＳｏ
、 Ｓｌ＊ ｓ２が１０１となり、第１表からデータＤ
Ｉ に誤りがあることが検出できる。したがって、これ
から正しいデータＲＤ’が得られることになる。
、検査ビットを発生させると、この場合検査ビットＳｏ
、 Ｓｌ＊ ｓ２が１０１となり、第１表からデータＤ
Ｉ に誤りがあることが検出できる。したがって、これ
から正しいデータＲＤ’が得られることになる。
上記記憶装置は、上述のように動作するものである。
ところで、かかる記憶装置のアドレス分配方式は、アド
レスデコーダ４により実現されており、その詳細は例え
ば第５図に示すようになっている。
レスデコーダ４により実現されており、その詳細は例え
ば第５図に示すようになっている。
第５図に示すアドレス分配方式は、中央処理装置等から
送られてくるアドレス入力３０を受信するアドレスレジ
スタ４０と、このアドレスレジスタ４０からの出力を、
メモリアレー２を構成するＲＡＭ素子２００〜２０９．
２１０〜２１９．２２０〜２２９．２３０〜２３９．２
４０〜２４９゜２５０〜２５９．２６０〜２６９．２７
０〜２７９．２８０〜２．８９．２９０〜２９９等のそ
れぞれに分配する分配ゲート４５〜４８．５０〜５９と
から構成されている。
送られてくるアドレス入力３０を受信するアドレスレジ
スタ４０と、このアドレスレジスタ４０からの出力を、
メモリアレー２を構成するＲＡＭ素子２００〜２０９．
２１０〜２１９．２２０〜２２９．２３０〜２３９．２
４０〜２４９゜２５０〜２５９．２６０〜２６９．２７
０〜２７９．２８０〜２．８９．２９０〜２９９等のそ
れぞれに分配する分配ゲート４５〜４８．５０〜５９と
から構成されている。
また、メモリアレー２の単位メモリは、１０個のメモリ
モジュールから構成されている。ＲＡＭ素子２００〜２
０９が１番目のメモリモジュール、ＲＡＭ素子２１０〜
２１９が２番目のメモリモジュール、ＲＡＭ素子２２０
〜２２９が３番目のメモリモジュール、以下同様にして
、ＲＡＭ素子２９０〜２９９が１０番目のメモリモジュ
ールである。分配ゲート５０はＲＡＭ素子２００〜２０
９に、分配ゲート５１はＲＡＭ素子２１０〜２１９に、
分配ゲート５２はＲＡＭ素子２２０〜２２９に、以下同
様にして、分配ゲート５９はＲＡＭ素子２９０〜２９９
に、それぞれアドレスを分配している。分配ゲート５０
〜５４は分配ゲート４６から、分配ゲート５５〜５９は
分配ゲート４５からそれぞれアドレスが分配されるよう
になっている。また、分配ゲート４５．４６．５０〜５
９は、各々例えばアドレスが１ビツトならば１６ビツト
で構成される。
モジュールから構成されている。ＲＡＭ素子２００〜２
０９が１番目のメモリモジュール、ＲＡＭ素子２１０〜
２１９が２番目のメモリモジュール、ＲＡＭ素子２２０
〜２２９が３番目のメモリモジュール、以下同様にして
、ＲＡＭ素子２９０〜２９９が１０番目のメモリモジュ
ールである。分配ゲート５０はＲＡＭ素子２００〜２０
９に、分配ゲート５１はＲＡＭ素子２１０〜２１９に、
分配ゲート５２はＲＡＭ素子２２０〜２２９に、以下同
様にして、分配ゲート５９はＲＡＭ素子２９０〜２９９
に、それぞれアドレスを分配している。分配ゲート５０
〜５４は分配ゲート４６から、分配ゲート５５〜５９は
分配ゲート４５からそれぞれアドレスが分配されるよう
になっている。また、分配ゲート４５．４６．５０〜５
９は、各々例えばアドレスが１ビツトならば１６ビツト
で構成される。
分配ゲート４７〜４８に関しても上記同様の構成とされ
ている。
ている。
このような構成の動作を説明する。
まず、データの検出・訂正のためのＦＣＣとして、８バ
イト単位を考え、例えば８０ビツトのＥＣＣからなるも
のとする。各メモリモジュールをｆ１１成するＲＡＭ素
子は４０ビツトからなり、その内訳は１個が４ビツト構
成のＲＡＭ素子を、１０個集合させてなるものであると
いうことである。
イト単位を考え、例えば８０ビツトのＥＣＣからなるも
のとする。各メモリモジュールをｆ１１成するＲＡＭ素
子は４０ビツトからなり、その内訳は１個が４ビツト構
成のＲＡＭ素子を、１０個集合させてなるものであると
いうことである。
したがって、仮に８０ビツトからなるＥＣＣは、１０個
のＲＡＭ素子からなるメモリモジュールに分配ゲー）４
５．４６を介して４０ビツトを分配し、他のメモリモジ
ュールに分配ゲー）４７．４８を介して４０ビツトを分
配することになる。言い換えれば、８０ビツトのＥＣＣ
が記憶させるのには、結局、２０個のメモリ素子が必要
になるということである。
のＲＡＭ素子からなるメモリモジュールに分配ゲー）４
５．４６を介して４０ビツトを分配し、他のメモリモジ
ュールに分配ゲー）４７．４８を介して４０ビツトを分
配することになる。言い換えれば、８０ビツトのＥＣＣ
が記憶させるのには、結局、２０個のメモリ素子が必要
になるということである。
ここで、例えば、分配ゲート５４内の１ゲートが故障し
た場合、書き込みデータがどのようになるか、以下述べ
ることにする。
た場合、書き込みデータがどのようになるか、以下述べ
ることにする。
ＲＡＭ素子２４０〜２４９にアドレスを分配する分配ゲ
ート５４の内の１ゲートが故障すると、ＲＡＭ素子２４
０〜２４９にアドレスを分配するアドレスの１ビツトが
誤ったものになり、誤ったアドレスにデータが書き込ま
れてしまう。すると、分配ゲート４５．４６にて分配さ
れる４０ビツト分のＥＣＣは、誤ったものとなる。
ート５４の内の１ゲートが故障すると、ＲＡＭ素子２４
０〜２４９にアドレスを分配するアドレスの１ビツトが
誤ったものになり、誤ったアドレスにデータが書き込ま
れてしまう。すると、分配ゲート４５．４６にて分配さ
れる４０ビツト分のＥＣＣは、誤ったものとなる。
これに対して、分配ゲー）４７．４８を介して分配され
た４０ビツト分のＥＣＣは、正しいアドレスが分配され
ているので正しいものとなっている。したがって、８０
ビツトのＥＣＣは、結局、誤った４０ビツトと、正しい
４０ビツトとから構成されることになり、これを基に誤
り検出訂正をしても、書込データは訂正不能エラーとし
てメモリモジュールに書き込まれてしまう。このような
誤った記憶データＤＴは、メモリモジュールから読み出
すときに、訂正不能エラーとして検出される。場合によ
っては、訂正不能エラーとして検出されずに、データ化
けとなってしまう場合もあり得る。
た４０ビツト分のＥＣＣは、正しいアドレスが分配され
ているので正しいものとなっている。したがって、８０
ビツトのＥＣＣは、結局、誤った４０ビツトと、正しい
４０ビツトとから構成されることになり、これを基に誤
り検出訂正をしても、書込データは訂正不能エラーとし
てメモリモジュールに書き込まれてしまう。このような
誤った記憶データＤＴは、メモリモジュールから読み出
すときに、訂正不能エラーとして検出される。場合によ
っては、訂正不能エラーとして検出されずに、データ化
けとなってしまう場合もあり得る。
上述した従来のアドレス分配方式では、アドレス分配ゲ
ートの１ゲートでも故障すると、訂正不能エラー或いは
データ化けとなってしまい、記憶装置の信頼性を著しく
低下させる欠点があった。
ートの１ゲートでも故障すると、訂正不能エラー或いは
データ化けとなってしまい、記憶装置の信頼性を著しく
低下させる欠点があった。
また、訂正不能エラーが検出されたメモリモジュールは
、システムから切り離す必要があるが、ｌゲートだけの
故障で大きなメモリ領域であるメモリモジュールを切り
離す必要があるという欠点があった。
、システムから切り離す必要があるが、ｌゲートだけの
故障で大きなメモリ領域であるメモリモジュールを切り
離す必要があるという欠点があった。
本発明は上述した課題を解決するためになされたもので
、アドレス障害によっても訂正可能エラー範囲内にとど
まらせることを可能とした記憶装置におけるアドレス分
配方式を提供することを目的とする。
、アドレス障害によっても訂正可能エラー範囲内にとど
まらせることを可能とした記憶装置におけるアドレス分
配方式を提供することを目的とする。
上記目的を達成するために、本発明の記憶装置における
アドレス分配方式は、与えられるアドレス入力に従って
書込データを記憶するメモリアレーと、このメモリアレ
ーに与えられる書込みデータからＥＣＣを発生させ、こ
のＥＣＣとデータとを記憶データとして前記したメモリ
アレーに書き込み、かつ前記したメモリアレーから読み
出した記憶データから検査ビットを発生させ、この検査
ビットの解析結果と前記したメモリアレーからの記憶デ
ータとから誤り訂正を行う誤り訂正手段とを備えた記憶
装置であって、前記したメモリアレーを構成する、複数
のＲ／’Ｍ素子からなるメモリモジュールにアドレス分
配ゲートを介してアドレスを分配するアドレス分配方式
において、前記した各アドレス分配ゲートからは、同−
ＥＣＣ単位を構成するデータを記憶させる際に、前記し
たメモリモジュールの基本単位ＲＡＭ素子の１つにのみ
アドレス分配を行うことを特徴とするものである。
アドレス分配方式は、与えられるアドレス入力に従って
書込データを記憶するメモリアレーと、このメモリアレ
ーに与えられる書込みデータからＥＣＣを発生させ、こ
のＥＣＣとデータとを記憶データとして前記したメモリ
アレーに書き込み、かつ前記したメモリアレーから読み
出した記憶データから検査ビットを発生させ、この検査
ビットの解析結果と前記したメモリアレーからの記憶デ
ータとから誤り訂正を行う誤り訂正手段とを備えた記憶
装置であって、前記したメモリアレーを構成する、複数
のＲ／’Ｍ素子からなるメモリモジュールにアドレス分
配ゲートを介してアドレスを分配するアドレス分配方式
において、前記した各アドレス分配ゲートからは、同−
ＥＣＣ単位を構成するデータを記憶させる際に、前記し
たメモリモジュールの基本単位ＲＡＭ素子の１つにのみ
アドレス分配を行うことを特徴とするものである。
本発明によれば、アドレス障害によっても、同−ＥＣＣ
単位を構成するデータを、各アドレス分配ゲートから当
該メモリモジュールを構成する複数のＲＡＭ素子のうち
の１つのＲＡＭ素子にしかアドレスを分配しているだけ
なので、仮に当該メモリモジュールにアドレスを分配す
る分配ゲートに故障があっても、そのＲＡＭ素子分のデ
ータだけが誤っていることになり、他のメモリモジュー
ルのデータは正常となることから、訂正可能エラー範囲
内にとどまらせることができることになる。
単位を構成するデータを、各アドレス分配ゲートから当
該メモリモジュールを構成する複数のＲＡＭ素子のうち
の１つのＲＡＭ素子にしかアドレスを分配しているだけ
なので、仮に当該メモリモジュールにアドレスを分配す
る分配ゲートに故障があっても、そのＲＡＭ素子分のデ
ータだけが誤っていることになり、他のメモリモジュー
ルのデータは正常となることから、訂正可能エラー範囲
内にとどまらせることができることになる。
次に、本発明について図面を参照して説明する。
第１図は本発明の記憶装置におけるアドレス分配方式の
実施例を示すブロック図である。
実施例を示すブロック図である。
第１図に示す記憶装置におけるアドレス分配方式の実施
例が、第５図に示す構成と異なるところは、分配ゲート
５０′〜５９′と、メモリモジュールとの構成であり、
同一単位ＥＣＣを構成するデータを記憶させる際に、同
一メモリモジュールを構成する基本単位ＲＡＭ素子の１
つにのみアドレスの分配を行っている点にある。すなわ
ち、分配ゲート５０′からはＲＡＭ素子２００，２１０
．２２０．・・・、２９０に、分配ゲート５１’からは
ＲＡＭ素子２０１，２１１，２２１．・・・、２９１に
、分配ゲート５２′からはＲＡＭ素子２０２．２１２，
２３２．・・・、２９２に、以下同様に、分配ゲート５
９′からはＲＡＭ素子２０９，２１９．２２９．・・・
、２９９に、それぞれアドレスが分配される。これは、
例えば１０個のメモリモジュールに対して、８０ピツト
のＦＣＣを構成するデータのうちの４０ビツトを、分配
ゲート５０′からはＲＡ Ｍ素子２４０の４ビツトに、
分配ゲート５１′からはＲＡＭ素子２４１の４ビツトに
、分配ゲート５２′からはＲＡＭ素子２４２の４ビツト
に、以下同様に、分配ゲート５９′から・はＲＡＭ素子
２４９の４ビツトに、というように、各モジュールの基
本単位のＲＡＭ素子にアドレス分配するものである。こ
のようにすることにより、誤りの少ない記憶装置を構成
できる。
例が、第５図に示す構成と異なるところは、分配ゲート
５０′〜５９′と、メモリモジュールとの構成であり、
同一単位ＥＣＣを構成するデータを記憶させる際に、同
一メモリモジュールを構成する基本単位ＲＡＭ素子の１
つにのみアドレスの分配を行っている点にある。すなわ
ち、分配ゲート５０′からはＲＡＭ素子２００，２１０
．２２０．・・・、２９０に、分配ゲート５１’からは
ＲＡＭ素子２０１，２１１，２２１．・・・、２９１に
、分配ゲート５２′からはＲＡＭ素子２０２．２１２，
２３２．・・・、２９２に、以下同様に、分配ゲート５
９′からはＲＡＭ素子２０９，２１９．２２９．・・・
、２９９に、それぞれアドレスが分配される。これは、
例えば１０個のメモリモジュールに対して、８０ピツト
のＦＣＣを構成するデータのうちの４０ビツトを、分配
ゲート５０′からはＲＡ Ｍ素子２４０の４ビツトに、
分配ゲート５１′からはＲＡＭ素子２４１の４ビツトに
、分配ゲート５２′からはＲＡＭ素子２４２の４ビツト
に、以下同様に、分配ゲート５９′から・はＲＡＭ素子
２４９の４ビツトに、というように、各モジュールの基
本単位のＲＡＭ素子にアドレス分配するものである。こ
のようにすることにより、誤りの少ない記憶装置を構成
できる。
次に、第５図の説明と同様に、分配ゲート５４′内の１
ゲートが故障した場合について述べることにする。
ゲートが故障した場合について述べることにする。
ＲＡＭ素子２０４．２１４，２２４，２３４゜２４４．
２５４，２６４，２７４，２８４．２９４にアドレスを
分配している分配ゲート５４内の１ゲートが故障すると
、ＲＡＭ素子２０４．２１４．２２４，２３４，２４４
，２５４，２６４゜２７４．２８４．２９４である各Ｅ
ＣＣ単位の各データの４ビツトに分配されるアドレスの
１ビツトが誤ったアドレスにデータが書き込まれてしま
う。そして、８０ビツトのＥＣＣを構成するデータは、
第２図に示すように、誤った４ビフ）ＡＤと、正しい７
６ビフトＢＤとから構成されることになる。したがって
、仮に、分配ゲート５４の１ゲートが故障した場合、従
来技術では４０ビツトが誤りデータとなるのに対して、
本実施例によれば４ビツトのみ誤りデータになるだけで
ある。
２５４，２６４，２７４，２８４．２９４にアドレスを
分配している分配ゲート５４内の１ゲートが故障すると
、ＲＡＭ素子２０４．２１４．２２４，２３４，２４４
，２５４，２６４゜２７４．２８４．２９４である各Ｅ
ＣＣ単位の各データの４ビツトに分配されるアドレスの
１ビツトが誤ったアドレスにデータが書き込まれてしま
う。そして、８０ビツトのＥＣＣを構成するデータは、
第２図に示すように、誤った４ビフ）ＡＤと、正しい７
６ビフトＢＤとから構成されることになる。したがって
、仮に、分配ゲート５４の１ゲートが故障した場合、従
来技術では４０ビツトが誤りデータとなるのに対して、
本実施例によれば４ビツトのみ誤りデータになるだけで
ある。
この例の場合、ＲＡＭ素子は４ピツト構成であるのでＥ
ＣＣとして、単一バイト誤り訂正・二重バイト誤り検出
符号（Ｓ４ ＥＣ−Ｄ、ＥＤ）を採用すると、上記４ビ
ツトエラーは訂正可能エラーになる。これは、分配ゲー
ト５０〜５９に共通に当てはまり、アドレス分配ゲート
の故障は、訂正可能エラーになる。
ＣＣとして、単一バイト誤り訂正・二重バイト誤り検出
符号（Ｓ４ ＥＣ−Ｄ、ＥＤ）を採用すると、上記４ビ
ツトエラーは訂正可能エラーになる。これは、分配ゲー
ト５０〜５９に共通に当てはまり、アドレス分配ゲート
の故障は、訂正可能エラーになる。
本実施例によれば、分配ゲートから複数のＲＡＭ素子に
対してアドレスを分配する場合、分配ゲートの各々から
は同−ＥＣＣ単位、を構成するＲＡＭ素子の１つにのみ
アドレスの分配を行うことにより、アドレス分配ゲート
が故障しても訂正不能エラーにならず、訂正可能エラー
に止まらせることのできる信頼性の高い記憶装置とする
ことができることになる。
対してアドレスを分配する場合、分配ゲートの各々から
は同−ＥＣＣ単位、を構成するＲＡＭ素子の１つにのみ
アドレスの分配を行うことにより、アドレス分配ゲート
が故障しても訂正不能エラーにならず、訂正可能エラー
に止まらせることのできる信頼性の高い記憶装置とする
ことができることになる。
以上説明したように本発明は、分配ゲートから複数のメ
モリ素子に対してアドレスを分配する場合、分配ゲート
の各々からは同−ＥＣＣ単位を構成する単位メモリ素子
の１つにのみアドレスの分配を行うことにより、アドレ
ス分配ゲートが故障しても訂正可能エラーに止まらせる
ことのでき、信頼性の高い記憶装置を提供できるという
効果がある。
モリ素子に対してアドレスを分配する場合、分配ゲート
の各々からは同−ＥＣＣ単位を構成する単位メモリ素子
の１つにのみアドレスの分配を行うことにより、アドレ
ス分配ゲートが故障しても訂正可能エラーに止まらせる
ことのでき、信頼性の高い記憶装置を提供できるという
効果がある。
第１図は本発明の実施例を示すブロック図、第２図は同
実施例を説明するために示す説明図、第３図はＦＣＣを
用いる記憶装置の構成を示すブロック図、第４図は第３
図の記憶装置の動作を説明するために示す説明図、第５
図は従来例を示すブロック図である。 ４０・・・・・・アドレスレジスタ、 ４５〜４８．５０’〜５９′・・・・・・分配ゲート、
２００〜２９９・・・・・・ＲＡＭ素子（基本単位メモ
リ素子）。
実施例を説明するために示す説明図、第３図はＦＣＣを
用いる記憶装置の構成を示すブロック図、第４図は第３
図の記憶装置の動作を説明するために示す説明図、第５
図は従来例を示すブロック図である。 ４０・・・・・・アドレスレジスタ、 ４５〜４８．５０’〜５９′・・・・・・分配ゲート、
２００〜２９９・・・・・・ＲＡＭ素子（基本単位メモ
リ素子）。
Claims (1)
- 与えられるアドレス入力に従って書込データを記憶する
メモリアレーと、このメモリアレーに与えられる書込み
データから誤り訂正符号を発生させ、この誤り訂正符号
とデータとを記憶データとして前記メモリアレーに書き
込み、かつ前記メモリアレーから読み出した記憶データ
から検査ビットを発生させ、この検査ビットの解析結果
と前記メモリアレーからの記憶データとから誤り訂正を
行う誤り訂正手段とを備えた記憶装置であって、前記メ
モリアレーを構成する、複数の基本単位メモリ素子から
なるメモリモジュールにアドレス分配ゲートを介してア
ドレスを分配するアドレス分配方式において、前記各ア
ドレス分配ゲートからは、同一誤り訂正符号単位を構成
するデータを記憶させる際に、前記メモリモジュールの
基本単位メモリ素子の１つにのみアドレス分配を行うこ
とを特徴とする記憶装置におけるアドレス分配方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63056252A JPH01231151A (ja) | 1988-03-11 | 1988-03-11 | 記憶装置におけるアドレス分配方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63056252A JPH01231151A (ja) | 1988-03-11 | 1988-03-11 | 記憶装置におけるアドレス分配方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01231151A true JPH01231151A (ja) | 1989-09-14 |
Family
ID=13021891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63056252A Pending JPH01231151A (ja) | 1988-03-11 | 1988-03-11 | 記憶装置におけるアドレス分配方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01231151A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005234883A (ja) * | 2004-02-19 | 2005-09-02 | Nec Corp | 記憶装置のデータ書き込み、読み出し方法およびデータ記憶システム |
-
1988
- 1988-03-11 JP JP63056252A patent/JPH01231151A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005234883A (ja) * | 2004-02-19 | 2005-09-02 | Nec Corp | 記憶装置のデータ書き込み、読み出し方法およびデータ記憶システム |
| JP4595342B2 (ja) * | 2004-02-19 | 2010-12-08 | 日本電気株式会社 | 記憶装置のデータ書き込み、読み出し方法およびデータ記憶システム |
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