JPH01231151A - 記憶装置におけるアドレス分配方式 - Google Patents
記憶装置におけるアドレス分配方式Info
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- JPH01231151A JPH01231151A JP63056252A JP5625288A JPH01231151A JP H01231151 A JPH01231151 A JP H01231151A JP 63056252 A JP63056252 A JP 63056252A JP 5625288 A JP5625288 A JP 5625288A JP H01231151 A JPH01231151 A JP H01231151A
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- 238000004458 analytical method Methods 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 8
- 238000001514 detection method Methods 0.000 description 4
- 238000004364 calculation method Methods 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は誤り訂正符号(Error Correcti
onCode; [ECC))を用いて障害データの検
出および訂正を行う記憶装置に適用されているアドレス
分配方式に係わり、特にアドレス障害によっても訂正可
能エラー範囲内にとどまらせることを可能とした記憶装
置におけるアドレス分配方式に関する。
onCode; [ECC))を用いて障害データの検
出および訂正を行う記憶装置に適用されているアドレス
分配方式に係わり、特にアドレス障害によっても訂正可
能エラー範囲内にとどまらせることを可能とした記憶装
置におけるアドレス分配方式に関する。
誤り訂正符号(Error Correction C
ode ; (ECC))を用いて障害データの検出お
よび訂正を行う記憶装置としては、例えば第3図に示す
構成のものが提案されている。かかる記憶装置は、第゛
3図に示すように、データ入力・出力端、制御信号入力
端、アドレス入力端を少なくとも備えたメモリアレー2
と、メモリアレー2のアドレス入力端にアドレス入力を
与えるアドレスデコーダ4と、メモリアレー2のデータ
入力・出力端に与えられる書込みデータからECCを発
生させメモリアレー2のデータ入力・出力端に供給する
ECC発生回路6と、メモリアレー2のデータ入力・出
力端から読み出した記憶データから検査ビットを発生さ
せる検査ビット発生回路8と、この検査ビット発生回路
8からのデータを解析する検査ビット解析回路10と、
この検査ビット解析回路10からの解析結果とメモリア
レー2からの記憶データとから誤り訂正を行う誤り訂正
回路12とから構成されている。ECC発生回路6と、
検査ビット発生回路8と、検査ビット解析回路10と、
誤り訂正回路12とで、誤り訂正手段が構成されている
。
ode ; (ECC))を用いて障害データの検出お
よび訂正を行う記憶装置としては、例えば第3図に示す
構成のものが提案されている。かかる記憶装置は、第゛
3図に示すように、データ入力・出力端、制御信号入力
端、アドレス入力端を少なくとも備えたメモリアレー2
と、メモリアレー2のアドレス入力端にアドレス入力を
与えるアドレスデコーダ4と、メモリアレー2のデータ
入力・出力端に与えられる書込みデータからECCを発
生させメモリアレー2のデータ入力・出力端に供給する
ECC発生回路6と、メモリアレー2のデータ入力・出
力端から読み出した記憶データから検査ビットを発生さ
せる検査ビット発生回路8と、この検査ビット発生回路
8からのデータを解析する検査ビット解析回路10と、
この検査ビット解析回路10からの解析結果とメモリア
レー2からの記憶データとから誤り訂正を行う誤り訂正
回路12とから構成されている。ECC発生回路6と、
検査ビット発生回路8と、検査ビット解析回路10と、
誤り訂正回路12とで、誤り訂正手段が構成されている
。
なお、ECCによる誤り検出、誤り訂正の方法について
は、「雑誌「電子科学J 1979年8月号第29頁〜
第35頁小林秀彦著」に詳細に述べられているので、こ
こでは、その方法に関し、第4図の説明図を用いて簡単
に説明することに止める。
は、「雑誌「電子科学J 1979年8月号第29頁〜
第35頁小林秀彦著」に詳細に述べられているので、こ
こでは、その方法に関し、第4図の説明図を用いて簡単
に説明することに止める。
く書き込み動作〉
中央処理装置等からアドレス入力がアドレスデコーダ4
に与えられるとともに、例えば第4図(1)に示すよう
に4ビツトの書込みデータD0〜D3 がメモリアレー
2のデータ人力・出力端に与えられると、ECC発生回
路6では−、書込みデータD。−D3から第4図(2)
において下記第(1)式の論理計算をすることにより、
第4図(3)の如き3ビツトのECC(C,) 、 C
,、C2)を発生させる。
に与えられるとともに、例えば第4図(1)に示すよう
に4ビツトの書込みデータD0〜D3 がメモリアレー
2のデータ人力・出力端に与えられると、ECC発生回
路6では−、書込みデータD。−D3から第4図(2)
において下記第(1)式の論理計算をすることにより、
第4図(3)の如き3ビツトのECC(C,) 、 C
,、C2)を発生させる。
ただし、■は排他的論理和を表す。
そして、アドレスデコーダ4によりメモリアレー2のア
ドレスが指定され、その指定のしかる後に制御信号が制
御信号入力端に与えられることにより、第4図(4)に
示す書込みデータD。〜D、とE CC(Co 、
C1,Ca )とが記憶データDTとしてメモリアレ
ー2に書き込まれる。
ドレスが指定され、その指定のしかる後に制御信号が制
御信号入力端に与えられることにより、第4図(4)に
示す書込みデータD。〜D、とE CC(Co 、
C1,Ca )とが記憶データDTとしてメモリアレ
ー2に書き込まれる。
く読み出し動作〉
一方、メモリアレー2から読み出された第4図(5)、
(8)の記憶データDTは、検査ビット発生回路8と、
誤り訂正回路12とに与えられる。
(8)の記憶データDTは、検査ビット発生回路8と、
誤り訂正回路12とに与えられる。
検査ビット発生回路8では、記憶データDTから第4図
(6)、(9)において下記第(2)式より検査ビット
S。、S、、S2を発生させる。
(6)、(9)において下記第(2)式より検査ビット
S。、S、、S2を発生させる。
この検査ビットを検査ビット解析回路10に与える。こ
の検査ビット解析回路10では、次の表を有しており、
これに基づいて第4図(7)、(10)において検査ビ
ットSo 、 $1.32 の解析をする。
の検査ビット解析回路10では、次の表を有しており、
これに基づいて第4図(7)、(10)において検査ビ
ットSo 、 $1.32 の解析をする。
(以下余白)
第1表
この検査ビット解析回路10は、その結果を誤り訂正回
路12に与える。この誤り訂正回路12では、誤りのな
いときはその記憶データDTからデータRDとしてを出
力するが、誤りのあるときは第4図(11)において記
憶データDTと誤り訂正回路12からの解析結果とで誤
りを訂正し、データRD’を出力する。
路12に与える。この誤り訂正回路12では、誤りのな
いときはその記憶データDTからデータRDとしてを出
力するが、誤りのあるときは第4図(11)において記
憶データDTと誤り訂正回路12からの解析結果とで誤
りを訂正し、データRD’を出力する。
ここで、記憶データDT (Do 、 Do、 D2
。
。
Ds )が、例えば論理1,0.0.1の場合について
誤り検出訂正ができることを説明する。
誤り検出訂正ができることを説明する。
まず、データWDから、第4図(2)において第(1〉
式によりFCCを発生させると、ECCは001となる
。ついで、第4図(5)、(6)において、第(2)式
より、検査ビットを発生させると、この場合検査ピッ)
So、 S、、 S2 は全て0となり、正しいデー
タRDが得られる。
式によりFCCを発生させると、ECCは001となる
。ついで、第4図(5)、(6)において、第(2)式
より、検査ビットを発生させると、この場合検査ピッ)
So、 S、、 S2 は全て0となり、正しいデー
タRDが得られる。
一方、第4図(8)、(9)において、第(2)式より
、検査ビットを発生させると、この場合検査ビットSo
、 Sl* s2が101となり、第1表からデータD
I に誤りがあることが検出できる。したがって、これ
から正しいデータRD’が得られることになる。
、検査ビットを発生させると、この場合検査ビットSo
、 Sl* s2が101となり、第1表からデータD
I に誤りがあることが検出できる。したがって、これ
から正しいデータRD’が得られることになる。
上記記憶装置は、上述のように動作するものである。
ところで、かかる記憶装置のアドレス分配方式は、アド
レスデコーダ4により実現されており、その詳細は例え
ば第5図に示すようになっている。
レスデコーダ4により実現されており、その詳細は例え
ば第5図に示すようになっている。
第5図に示すアドレス分配方式は、中央処理装置等から
送られてくるアドレス入力30を受信するアドレスレジ
スタ40と、このアドレスレジスタ40からの出力を、
メモリアレー2を構成するRAM素子200〜209.
210〜219.220〜229.230〜239.2
40〜249゜250〜259.260〜269.27
0〜279.280〜2.89.290〜299等のそ
れぞれに分配する分配ゲート45〜48.50〜59と
から構成されている。
送られてくるアドレス入力30を受信するアドレスレジ
スタ40と、このアドレスレジスタ40からの出力を、
メモリアレー2を構成するRAM素子200〜209.
210〜219.220〜229.230〜239.2
40〜249゜250〜259.260〜269.27
0〜279.280〜2.89.290〜299等のそ
れぞれに分配する分配ゲート45〜48.50〜59と
から構成されている。
また、メモリアレー2の単位メモリは、10個のメモリ
モジュールから構成されている。RAM素子200〜2
09が1番目のメモリモジュール、RAM素子210〜
219が2番目のメモリモジュール、RAM素子220
〜229が3番目のメモリモジュール、以下同様にして
、RAM素子290〜299が10番目のメモリモジュ
ールである。分配ゲート50はRAM素子200〜20
9に、分配ゲート51はRAM素子210〜219に、
分配ゲート52はRAM素子220〜229に、以下同
様にして、分配ゲート59はRAM素子290〜299
に、それぞれアドレスを分配している。分配ゲート50
〜54は分配ゲート46から、分配ゲート55〜59は
分配ゲート45からそれぞれアドレスが分配されるよう
になっている。また、分配ゲート45.46.50〜5
9は、各々例えばアドレスが1ビツトならば16ビツト
で構成される。
モジュールから構成されている。RAM素子200〜2
09が1番目のメモリモジュール、RAM素子210〜
219が2番目のメモリモジュール、RAM素子220
〜229が3番目のメモリモジュール、以下同様にして
、RAM素子290〜299が10番目のメモリモジュ
ールである。分配ゲート50はRAM素子200〜20
9に、分配ゲート51はRAM素子210〜219に、
分配ゲート52はRAM素子220〜229に、以下同
様にして、分配ゲート59はRAM素子290〜299
に、それぞれアドレスを分配している。分配ゲート50
〜54は分配ゲート46から、分配ゲート55〜59は
分配ゲート45からそれぞれアドレスが分配されるよう
になっている。また、分配ゲート45.46.50〜5
9は、各々例えばアドレスが1ビツトならば16ビツト
で構成される。
分配ゲート47〜48に関しても上記同様の構成とされ
ている。
ている。
このような構成の動作を説明する。
まず、データの検出・訂正のためのFCCとして、8バ
イト単位を考え、例えば80ビツトのECCからなるも
のとする。各メモリモジュールをf11成するRAM素
子は40ビツトからなり、その内訳は1個が4ビツト構
成のRAM素子を、10個集合させてなるものであると
いうことである。
イト単位を考え、例えば80ビツトのECCからなるも
のとする。各メモリモジュールをf11成するRAM素
子は40ビツトからなり、その内訳は1個が4ビツト構
成のRAM素子を、10個集合させてなるものであると
いうことである。
したがって、仮に80ビツトからなるECCは、10個
のRAM素子からなるメモリモジュールに分配ゲー)4
5.46を介して40ビツトを分配し、他のメモリモジ
ュールに分配ゲー)47.48を介して40ビツトを分
配することになる。言い換えれば、80ビツトのECC
が記憶させるのには、結局、20個のメモリ素子が必要
になるということである。
のRAM素子からなるメモリモジュールに分配ゲー)4
5.46を介して40ビツトを分配し、他のメモリモジ
ュールに分配ゲー)47.48を介して40ビツトを分
配することになる。言い換えれば、80ビツトのECC
が記憶させるのには、結局、20個のメモリ素子が必要
になるということである。
ここで、例えば、分配ゲート54内の1ゲートが故障し
た場合、書き込みデータがどのようになるか、以下述べ
ることにする。
た場合、書き込みデータがどのようになるか、以下述べ
ることにする。
RAM素子240〜249にアドレスを分配する分配ゲ
ート54の内の1ゲートが故障すると、RAM素子24
0〜249にアドレスを分配するアドレスの1ビツトが
誤ったものになり、誤ったアドレスにデータが書き込ま
れてしまう。すると、分配ゲート45.46にて分配さ
れる40ビツト分のECCは、誤ったものとなる。
ート54の内の1ゲートが故障すると、RAM素子24
0〜249にアドレスを分配するアドレスの1ビツトが
誤ったものになり、誤ったアドレスにデータが書き込ま
れてしまう。すると、分配ゲート45.46にて分配さ
れる40ビツト分のECCは、誤ったものとなる。
これに対して、分配ゲー)47.48を介して分配され
た40ビツト分のECCは、正しいアドレスが分配され
ているので正しいものとなっている。したがって、80
ビツトのECCは、結局、誤った40ビツトと、正しい
40ビツトとから構成されることになり、これを基に誤
り検出訂正をしても、書込データは訂正不能エラーとし
てメモリモジュールに書き込まれてしまう。このような
誤った記憶データDTは、メモリモジュールから読み出
すときに、訂正不能エラーとして検出される。場合によ
っては、訂正不能エラーとして検出されずに、データ化
けとなってしまう場合もあり得る。
た40ビツト分のECCは、正しいアドレスが分配され
ているので正しいものとなっている。したがって、80
ビツトのECCは、結局、誤った40ビツトと、正しい
40ビツトとから構成されることになり、これを基に誤
り検出訂正をしても、書込データは訂正不能エラーとし
てメモリモジュールに書き込まれてしまう。このような
誤った記憶データDTは、メモリモジュールから読み出
すときに、訂正不能エラーとして検出される。場合によ
っては、訂正不能エラーとして検出されずに、データ化
けとなってしまう場合もあり得る。
上述した従来のアドレス分配方式では、アドレス分配ゲ
ートの1ゲートでも故障すると、訂正不能エラー或いは
データ化けとなってしまい、記憶装置の信頼性を著しく
低下させる欠点があった。
ートの1ゲートでも故障すると、訂正不能エラー或いは
データ化けとなってしまい、記憶装置の信頼性を著しく
低下させる欠点があった。
また、訂正不能エラーが検出されたメモリモジュールは
、システムから切り離す必要があるが、lゲートだけの
故障で大きなメモリ領域であるメモリモジュールを切り
離す必要があるという欠点があった。
、システムから切り離す必要があるが、lゲートだけの
故障で大きなメモリ領域であるメモリモジュールを切り
離す必要があるという欠点があった。
本発明は上述した課題を解決するためになされたもので
、アドレス障害によっても訂正可能エラー範囲内にとど
まらせることを可能とした記憶装置におけるアドレス分
配方式を提供することを目的とする。
、アドレス障害によっても訂正可能エラー範囲内にとど
まらせることを可能とした記憶装置におけるアドレス分
配方式を提供することを目的とする。
上記目的を達成するために、本発明の記憶装置における
アドレス分配方式は、与えられるアドレス入力に従って
書込データを記憶するメモリアレーと、このメモリアレ
ーに与えられる書込みデータからECCを発生させ、こ
のECCとデータとを記憶データとして前記したメモリ
アレーに書き込み、かつ前記したメモリアレーから読み
出した記憶データから検査ビットを発生させ、この検査
ビットの解析結果と前記したメモリアレーからの記憶デ
ータとから誤り訂正を行う誤り訂正手段とを備えた記憶
装置であって、前記したメモリアレーを構成する、複数
のR/’M素子からなるメモリモジュールにアドレス分
配ゲートを介してアドレスを分配するアドレス分配方式
において、前記した各アドレス分配ゲートからは、同−
ECC単位を構成するデータを記憶させる際に、前記し
たメモリモジュールの基本単位RAM素子の1つにのみ
アドレス分配を行うことを特徴とするものである。
アドレス分配方式は、与えられるアドレス入力に従って
書込データを記憶するメモリアレーと、このメモリアレ
ーに与えられる書込みデータからECCを発生させ、こ
のECCとデータとを記憶データとして前記したメモリ
アレーに書き込み、かつ前記したメモリアレーから読み
出した記憶データから検査ビットを発生させ、この検査
ビットの解析結果と前記したメモリアレーからの記憶デ
ータとから誤り訂正を行う誤り訂正手段とを備えた記憶
装置であって、前記したメモリアレーを構成する、複数
のR/’M素子からなるメモリモジュールにアドレス分
配ゲートを介してアドレスを分配するアドレス分配方式
において、前記した各アドレス分配ゲートからは、同−
ECC単位を構成するデータを記憶させる際に、前記し
たメモリモジュールの基本単位RAM素子の1つにのみ
アドレス分配を行うことを特徴とするものである。
本発明によれば、アドレス障害によっても、同−ECC
単位を構成するデータを、各アドレス分配ゲートから当
該メモリモジュールを構成する複数のRAM素子のうち
の1つのRAM素子にしかアドレスを分配しているだけ
なので、仮に当該メモリモジュールにアドレスを分配す
る分配ゲートに故障があっても、そのRAM素子分のデ
ータだけが誤っていることになり、他のメモリモジュー
ルのデータは正常となることから、訂正可能エラー範囲
内にとどまらせることができることになる。
単位を構成するデータを、各アドレス分配ゲートから当
該メモリモジュールを構成する複数のRAM素子のうち
の1つのRAM素子にしかアドレスを分配しているだけ
なので、仮に当該メモリモジュールにアドレスを分配す
る分配ゲートに故障があっても、そのRAM素子分のデ
ータだけが誤っていることになり、他のメモリモジュー
ルのデータは正常となることから、訂正可能エラー範囲
内にとどまらせることができることになる。
次に、本発明について図面を参照して説明する。
第1図は本発明の記憶装置におけるアドレス分配方式の
実施例を示すブロック図である。
実施例を示すブロック図である。
第1図に示す記憶装置におけるアドレス分配方式の実施
例が、第5図に示す構成と異なるところは、分配ゲート
50′〜59′と、メモリモジュールとの構成であり、
同一単位ECCを構成するデータを記憶させる際に、同
一メモリモジュールを構成する基本単位RAM素子の1
つにのみアドレスの分配を行っている点にある。すなわ
ち、分配ゲート50′からはRAM素子200,210
.220.・・・、290に、分配ゲート51’からは
RAM素子201,211,221.・・・、291に
、分配ゲート52′からはRAM素子202.212,
232.・・・、292に、以下同様に、分配ゲート5
9′からはRAM素子209,219.229.・・・
、299に、それぞれアドレスが分配される。これは、
例えば10個のメモリモジュールに対して、80ピツト
のFCCを構成するデータのうちの40ビツトを、分配
ゲート50′からはRA M素子240の4ビツトに、
分配ゲート51′からはRAM素子241の4ビツトに
、分配ゲート52′からはRAM素子242の4ビツト
に、以下同様に、分配ゲート59′から・はRAM素子
249の4ビツトに、というように、各モジュールの基
本単位のRAM素子にアドレス分配するものである。こ
のようにすることにより、誤りの少ない記憶装置を構成
できる。
例が、第5図に示す構成と異なるところは、分配ゲート
50′〜59′と、メモリモジュールとの構成であり、
同一単位ECCを構成するデータを記憶させる際に、同
一メモリモジュールを構成する基本単位RAM素子の1
つにのみアドレスの分配を行っている点にある。すなわ
ち、分配ゲート50′からはRAM素子200,210
.220.・・・、290に、分配ゲート51’からは
RAM素子201,211,221.・・・、291に
、分配ゲート52′からはRAM素子202.212,
232.・・・、292に、以下同様に、分配ゲート5
9′からはRAM素子209,219.229.・・・
、299に、それぞれアドレスが分配される。これは、
例えば10個のメモリモジュールに対して、80ピツト
のFCCを構成するデータのうちの40ビツトを、分配
ゲート50′からはRA M素子240の4ビツトに、
分配ゲート51′からはRAM素子241の4ビツトに
、分配ゲート52′からはRAM素子242の4ビツト
に、以下同様に、分配ゲート59′から・はRAM素子
249の4ビツトに、というように、各モジュールの基
本単位のRAM素子にアドレス分配するものである。こ
のようにすることにより、誤りの少ない記憶装置を構成
できる。
次に、第5図の説明と同様に、分配ゲート54′内の1
ゲートが故障した場合について述べることにする。
ゲートが故障した場合について述べることにする。
RAM素子204.214,224,234゜244.
254,264,274,284.294にアドレスを
分配している分配ゲート54内の1ゲートが故障すると
、RAM素子204.214.224,234,244
,254,264゜274.284.294である各E
CC単位の各データの4ビツトに分配されるアドレスの
1ビツトが誤ったアドレスにデータが書き込まれてしま
う。そして、80ビツトのECCを構成するデータは、
第2図に示すように、誤った4ビフ)ADと、正しい7
6ビフトBDとから構成されることになる。したがって
、仮に、分配ゲート54の1ゲートが故障した場合、従
来技術では40ビツトが誤りデータとなるのに対して、
本実施例によれば4ビツトのみ誤りデータになるだけで
ある。
254,264,274,284.294にアドレスを
分配している分配ゲート54内の1ゲートが故障すると
、RAM素子204.214.224,234,244
,254,264゜274.284.294である各E
CC単位の各データの4ビツトに分配されるアドレスの
1ビツトが誤ったアドレスにデータが書き込まれてしま
う。そして、80ビツトのECCを構成するデータは、
第2図に示すように、誤った4ビフ)ADと、正しい7
6ビフトBDとから構成されることになる。したがって
、仮に、分配ゲート54の1ゲートが故障した場合、従
来技術では40ビツトが誤りデータとなるのに対して、
本実施例によれば4ビツトのみ誤りデータになるだけで
ある。
この例の場合、RAM素子は4ピツト構成であるのでE
CCとして、単一バイト誤り訂正・二重バイト誤り検出
符号(S4 EC−D、ED)を採用すると、上記4ビ
ツトエラーは訂正可能エラーになる。これは、分配ゲー
ト50〜59に共通に当てはまり、アドレス分配ゲート
の故障は、訂正可能エラーになる。
CCとして、単一バイト誤り訂正・二重バイト誤り検出
符号(S4 EC−D、ED)を採用すると、上記4ビ
ツトエラーは訂正可能エラーになる。これは、分配ゲー
ト50〜59に共通に当てはまり、アドレス分配ゲート
の故障は、訂正可能エラーになる。
本実施例によれば、分配ゲートから複数のRAM素子に
対してアドレスを分配する場合、分配ゲートの各々から
は同−ECC単位、を構成するRAM素子の1つにのみ
アドレスの分配を行うことにより、アドレス分配ゲート
が故障しても訂正不能エラーにならず、訂正可能エラー
に止まらせることのできる信頼性の高い記憶装置とする
ことができることになる。
対してアドレスを分配する場合、分配ゲートの各々から
は同−ECC単位、を構成するRAM素子の1つにのみ
アドレスの分配を行うことにより、アドレス分配ゲート
が故障しても訂正不能エラーにならず、訂正可能エラー
に止まらせることのできる信頼性の高い記憶装置とする
ことができることになる。
以上説明したように本発明は、分配ゲートから複数のメ
モリ素子に対してアドレスを分配する場合、分配ゲート
の各々からは同−ECC単位を構成する単位メモリ素子
の1つにのみアドレスの分配を行うことにより、アドレ
ス分配ゲートが故障しても訂正可能エラーに止まらせる
ことのでき、信頼性の高い記憶装置を提供できるという
効果がある。
モリ素子に対してアドレスを分配する場合、分配ゲート
の各々からは同−ECC単位を構成する単位メモリ素子
の1つにのみアドレスの分配を行うことにより、アドレ
ス分配ゲートが故障しても訂正可能エラーに止まらせる
ことのでき、信頼性の高い記憶装置を提供できるという
効果がある。
第1図は本発明の実施例を示すブロック図、第2図は同
実施例を説明するために示す説明図、第3図はFCCを
用いる記憶装置の構成を示すブロック図、第4図は第3
図の記憶装置の動作を説明するために示す説明図、第5
図は従来例を示すブロック図である。 40・・・・・・アドレスレジスタ、 45〜48.50’〜59′・・・・・・分配ゲート、
200〜299・・・・・・RAM素子(基本単位メモ
リ素子)。
実施例を説明するために示す説明図、第3図はFCCを
用いる記憶装置の構成を示すブロック図、第4図は第3
図の記憶装置の動作を説明するために示す説明図、第5
図は従来例を示すブロック図である。 40・・・・・・アドレスレジスタ、 45〜48.50’〜59′・・・・・・分配ゲート、
200〜299・・・・・・RAM素子(基本単位メモ
リ素子)。
Claims (1)
- 与えられるアドレス入力に従って書込データを記憶する
メモリアレーと、このメモリアレーに与えられる書込み
データから誤り訂正符号を発生させ、この誤り訂正符号
とデータとを記憶データとして前記メモリアレーに書き
込み、かつ前記メモリアレーから読み出した記憶データ
から検査ビットを発生させ、この検査ビットの解析結果
と前記メモリアレーからの記憶データとから誤り訂正を
行う誤り訂正手段とを備えた記憶装置であって、前記メ
モリアレーを構成する、複数の基本単位メモリ素子から
なるメモリモジュールにアドレス分配ゲートを介してア
ドレスを分配するアドレス分配方式において、前記各ア
ドレス分配ゲートからは、同一誤り訂正符号単位を構成
するデータを記憶させる際に、前記メモリモジュールの
基本単位メモリ素子の1つにのみアドレス分配を行うこ
とを特徴とする記憶装置におけるアドレス分配方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63056252A JPH01231151A (ja) | 1988-03-11 | 1988-03-11 | 記憶装置におけるアドレス分配方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63056252A JPH01231151A (ja) | 1988-03-11 | 1988-03-11 | 記憶装置におけるアドレス分配方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01231151A true JPH01231151A (ja) | 1989-09-14 |
Family
ID=13021891
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63056252A Pending JPH01231151A (ja) | 1988-03-11 | 1988-03-11 | 記憶装置におけるアドレス分配方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01231151A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005234883A (ja) * | 2004-02-19 | 2005-09-02 | Nec Corp | 記憶装置のデータ書き込み、読み出し方法およびデータ記憶システム |
-
1988
- 1988-03-11 JP JP63056252A patent/JPH01231151A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005234883A (ja) * | 2004-02-19 | 2005-09-02 | Nec Corp | 記憶装置のデータ書き込み、読み出し方法およびデータ記憶システム |
JP4595342B2 (ja) * | 2004-02-19 | 2010-12-08 | 日本電気株式会社 | 記憶装置のデータ書き込み、読み出し方法およびデータ記憶システム |
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