JPH01223760A - Semiconductor memory device - Google Patents
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- JPH01223760A JPH01223760A JP63050195A JP5019588A JPH01223760A JP H01223760 A JPH01223760 A JP H01223760A JP 63050195 A JP63050195 A JP 63050195A JP 5019588 A JP5019588 A JP 5019588A JP H01223760 A JPH01223760 A JP H01223760A
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Classifications
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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Abstract
Description
【発明の詳細な説明】
Ｃ発明の目的］
（産業上の利用分野）
この発明は、溝型キャパシタを有する半導体記憶装置に
関する。DETAILED DESCRIPTION OF THE INVENTION CObject of the Invention] (Industrial Application Field) The present invention relates to a semiconductor memory device having a trench type capacitor.
（従来の技術）
近年、ダイナミックメモリを始めとする半導体記憶装置
の記憶容量は、微細加工技術の進歩によって約３年で４
倍程度の速度で増大を続けている。記憶容量の大容量化
に伴ってセル面積は急速に縮小されているが、記憶セル
の記憶キャパシタンス値はソフトエラーの防止、センス
アンプの感度による制限からＳ／Ｎ比を確保するため、
およびポーズ特性の向上のために数１０ｆＦ程度の値を
確保する必要がある。このため、第２図あるいは第３図
に示すような３次元的な溝型構造のキャパシタを用い、
セル面積に対して充分大きなキャパシタンス値を確保し
ている。第２図に示す構造の記憶セルについては、ＩＥ
ＥＥ ＪＯＵＲＮＡＬ ＯＦ ５ＯＬＩＤ−
８ＴＡＴＥ ＣＩＲＣＵＩＴＳ、 １９８５
ｐｐ、 ７１０−７１４ ＢＵＲＩＥＤ
５ＴＯＲＡＧＥ ＥＬ Ｅ ＣＴＲ０Ｄ（ＢＳＥ）
ＣＥＬＬ ＦＯＲＭＥＧＡＢ ＩＴ
ＤＲＡＭＳ”に、また第３図に示す構造の記憶セルにつ
いては、同じ＜ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ
５ＯＬＩＤ−３ＴＡＴＥ ＣＩＲＣＵＩＴＳ、０Ｃ
ＴＯＢＥＲ１９８６ｐｐ。(Conventional technology) In recent years, the storage capacity of semiconductor storage devices including dynamic memories has increased by 4 in about 3 years due to advances in microfabrication technology.
It continues to increase at about twice the rate. The cell area is rapidly shrinking as storage capacity increases, but the storage capacitance value of the storage cell has to be adjusted to prevent soft errors and ensure the S/N ratio due to limitations due to the sensitivity of the sense amplifier.
In order to improve the pause characteristics, it is necessary to secure a value of about several tens of fF. For this reason, a capacitor with a three-dimensional trench structure as shown in FIG. 2 or 3 is used.
A sufficiently large capacitance value is ensured relative to the cell area. For the storage cell with the structure shown in FIG.
EE JOURNAL OF 5OLID-
8TATE CIRCUITS, 1985
pp, 710-714 BURIED
5TORAGE EL E CTR0D (BSE)
CELL FORMEGAB IT
IEEE JOURNAL OF
5OLID-3TATE CIRCUITS, 0C
TOBER1986pp.
６２７−６３３ ” Ａ Ｓ ｕｂｓｔｒａｔｅ
−Ｐ １ａｔｅＴｒｅｎｃｈ −Ｃａｐａｃｌｔｏｒ
（ＳＰＴ） ＭｅｍｏｒｙＣｅｌｌ ｆｏｒ
Ｄｙｎａｍｉｃ ＲＡＭ −ｓ−にそれぞれ記載され
ている。627-633” A Substrate
-P 1ateTrench -Capacltor
(SPT) MemoryCell for
Dynamic RAM-s-.
第２図において、１１はｐ型あるいはｎ型のシリコン基
板で、このシリコン基板１１上にはｐ型のエピタキシャ
ル層１２が形成されている。このエピタキシャル層１２
には’ｔＲ１３が形成されており、この溝１３の側面お
よび底部の上記エピタキシャル層１２内には、キャパシ
タの電荷蓄積ノードとして働くｎ−型の拡散層１４が形
成されている。上記溝口の側面および底部の上記エピタ
キシャル層１２の表面には、キャパシタ絶縁膜となるシ
リコン酸化膜１５が形成される。上記溝１３は電極プレ
ートとしての第１層目のポリシリコン層１６で埋め込ま
れ、このポリシリコン層１６には周辺素子を形成するた
めのウェル領域と同一導電型の不純物が導入されている
。そして、上記ポリシリコン層１６、上記シリコン酸化
膜１５、および上記拡散層１４によって溝型のキャパシ
タが形成される。上記溝１３に沿って上記エピタキシャ
ル層１２内に形成された拡散層１４の一端に接して、転
送用トランジスタのソース領域となるｎ十型の拡散層１
７が設けられ、この拡散層１７と所定の間隔に離隔して
ドレイン領域としてのｎ十型拡散層１８が形成される。In FIG. 2, 11 is a p-type or n-type silicon substrate, and a p-type epitaxial layer 12 is formed on this silicon substrate 11. In FIG. This epitaxial layer 12
'tR13 is formed in the epitaxial layer 12 on the side surfaces and bottom of this groove 13, and an n-type diffusion layer 14 which functions as a charge storage node of the capacitor is formed. A silicon oxide film 15 serving as a capacitor insulating film is formed on the surface of the epitaxial layer 12 on the side surfaces and bottom of the trench mouth. The groove 13 is filled with a first polysilicon layer 16 serving as an electrode plate, and an impurity of the same conductivity type as a well region for forming peripheral elements is introduced into this polysilicon layer 16. A trench-type capacitor is formed by the polysilicon layer 16, the silicon oxide film 15, and the diffusion layer 14. An n+ type diffusion layer 1 is in contact with one end of the diffusion layer 14 formed in the epitaxial layer 12 along the groove 13 and serves as a source region of the transfer transistor.
7 is provided, and an n+ type diffusion layer 18 as a drain region is formed separated from this diffusion layer 17 by a predetermined distance.
上記ソース、ドレイン領域としての拡散層１７．１８間
のエピタキシャル層１２上にはゲート絶縁膜１９を介し
て第２層目のポリシリコン層から成るゲート電極２０が
形成されている。このゲート電極２０はエピタキシャル
層１２上に絶縁膜を介して延設され、ワード線として用
いられる。上記ドレイン領域としての拡散層１８にはア
ルミニウム等から成る金属配線層２１が接続され、この
金属配線層２１はビット線として用いられる。なお、上
記電極プレートとしての第１層目のポリシリコン層１６
上に形成される第２層目のポリシリコン層２２は、隣接
する転送用トランジスタのゲート電極から延設されたも
のである。A gate electrode 20 made of a second polysilicon layer is formed on the epitaxial layer 12 between the diffusion layers 17 and 18 serving as the source and drain regions with a gate insulating film 19 interposed therebetween. This gate electrode 20 extends over the epitaxial layer 12 via an insulating film and is used as a word line. A metal wiring layer 21 made of aluminum or the like is connected to the diffusion layer 18 serving as the drain region, and this metal wiring layer 21 is used as a bit line. Note that the first polysilicon layer 16 as the electrode plate
The second polysilicon layer 22 formed above extends from the gate electrode of the adjacent transfer transistor.
しかし、上記のような構成では、隣接する記憶セルの溝
と溝との間、あるいはトレンチ蓄積ノードとしての拡散
層１４から隣接した記憶セルのアクティブ デバイスへ
のパンチスルーが生ずる可能性がある。これを防止する
ためには記憶セル間の間隔を大きくする必要があり、半
導体記憶装置の高集積化に制限を与えている。また、電
荷蓄積ノード（拡散層１４）が半導体基板（エピタキシ
ャル層１２）と接しているためポーズ特性が悪く、ソフ
トエラー等にも弱い欠点がある。更に、ＣＭＯＳ構造の
場合には、上記エピタキシャル層１２にはｐ型あるいは
ｎ型いずれか一方のウェル領域と同一導電型の不純物が
導入され、上記電極プレート１Ｂはウェル領域に接続さ
れており、各ウェル領域には素子の動作上それぞれＶｏ
ｓ （Ｖｓ Ｅｌ ＜０）あるいはＶｏ ｏ （
Ｖｐ ｐ ＞Ｏ）のバイアスを与える。However, in the above-described configuration, punch-through may occur between the trenches of adjacent storage cells or from the diffusion layer 14 as a trench storage node to the active device of the adjacent storage cell. In order to prevent this, it is necessary to increase the spacing between memory cells, which limits the high integration of semiconductor memory devices. Further, since the charge storage node (diffusion layer 14) is in contact with the semiconductor substrate (epitaxial layer 12), the pause characteristic is poor and there is a drawback that it is susceptible to soft errors and the like. Furthermore, in the case of a CMOS structure, an impurity of the same conductivity type as either the p-type or n-type well region is introduced into the epitaxial layer 12, and the electrode plate 1B is connected to the well region. In the well region, each Vo
s (Vs El <0) or Vo o (
A bias of Vp>O) is applied.
従って、キャパシタのプレート電位はＶａＳあるいはＶ
ＤＤのいずれかにバイアスされることになり、セルキャ
パシタの電荷蓄積のレベルによってはセルキャパシタの
電極間に多大な電界がかかることになる。加えて、セル
キャパシタの絶縁膜（シリコン酸化膜１５）の膜厚は大
きなキャパシタンス値を確保するために薄膜化される傾
向にあり、キャパシタ絶縁膜の信頼性が低下するという
問題が生じている。Therefore, the plate potential of the capacitor is VaS or V
DD will be biased, and depending on the level of charge storage in the cell capacitor, a large electric field will be applied between the electrodes of the cell capacitor. In addition, the thickness of the insulating film (silicon oxide film 15) of the cell capacitor tends to be reduced in order to ensure a large capacitance value, resulting in the problem of reduced reliability of the capacitor insulating film.
第３図は、従来の他の溝型構造のキャパシタを用いた半
導体記憶装置を示すものである。この構造では、電荷蓄
積ノードを前記第２図における電極プレート（ポリシリ
コン層１６）の部分にしている。すなわち、ｐ十型のシ
リコン基板２３上にはｐ型のエピタキシャル層２４が形
成され、このエピタキシャル層２４の表面領域にｎ型の
ウェル領域２５が形成される。このように形成された半
導体基体２Ｂには、上記ウェル領域２５から上記エピタ
キシャル層２４、および上記シリコン基板２３に渡る深
さの溝Ｕが形成される。この溝Ｕの上記半導体基体２Ｇ
中にはキャパシタの一方の電極となるｎ−型の拡散層２
８が形成され、この溝２７内の表面にはキャパシタ絶縁
膜としてのシリコン酸化膜２９が形成される。FIG. 3 shows a semiconductor memory device using another conventional trench-type capacitor. In this structure, the charge storage node is located at the electrode plate (polysilicon layer 16) in FIG. That is, a p-type epitaxial layer 24 is formed on a p-type silicon substrate 23, and an n-type well region 25 is formed in the surface region of this epitaxial layer 24. In the semiconductor substrate 2B thus formed, a groove U having a depth extending from the well region 25 to the epitaxial layer 24 and the silicon substrate 23 is formed. The semiconductor substrate 2G in this groove U
Inside is an n-type diffusion layer 2 that becomes one electrode of the capacitor.
8 is formed, and a silicon oxide film 29 as a capacitor insulating film is formed on the surface inside this groove 27.
また、上記溝２７内には、第１層目のポリシリコン層３
０が埋め込み形成されており、このポリシリコン層３０
のウェル領域２５よりも深い部分３０ａはキャパシタの
電荷蓄積ノードとして働き、半導体基体２６の表面から
ウェル領域２５とエピタキシャル層２４との接合部まで
の深さの部分は配線として働く。Also, in the groove 27, a first polysilicon layer 3 is provided.
0 is embedded in this polysilicon layer 30.
A portion 30a deeper than the well region 25 functions as a charge storage node of the capacitor, and a portion deep from the surface of the semiconductor substrate 26 to the junction between the well region 25 and the epitaxial layer 24 functions as a wiring.
上記ウェル領域２５中には、上記拡散層２８の一端と接
してｎ十型の拡散層３１が形成される。この拡散層３１
は転送用トランジスタのソース領域として働くもので、
この拡散層３１にはアルミニウム等から成る金属配線層
３２を介して上記溝２７内を埋め込んだポリシリコン層
３０が接続される。上記ソース領域３１と所定の間隔に
離隔してドレイン領域としての拡散層３３が形成される
。上記ソース、ドレイン領域３１．３３間の上記半導体
基体２６上には、ゲート絶縁膜３４を介して第２層目の
ポリシリコン層から成るゲート電極３５が形成され、こ
のゲート電極が延長されてワード線として用いられる。In the well region 25, an n+ type diffusion layer 31 is formed in contact with one end of the diffusion layer 28. This diffusion layer 31
serves as the source region of the transfer transistor,
A polysilicon layer 30 filled in the groove 27 is connected to the diffusion layer 31 via a metal wiring layer 32 made of aluminum or the like. A diffusion layer 33 as a drain region is formed at a predetermined distance from the source region 31 . A gate electrode 35 made of a second polysilicon layer is formed on the semiconductor substrate 26 between the source and drain regions 31 and 33 via a gate insulating film 34, and this gate electrode is extended to form a word Used as a line.
そして、上記ドレイン領域３３にはビット線としてのア
ルミニウム等から成る金属配線層３Ｂが接続されている
。A metal wiring layer 3B made of aluminum or the like is connected to the drain region 33 as a bit line.
このような構成では、電荷蓄積ノード（ポリシリコン層
３０ａ）が半導体基体２６と直接接していないので、上
記第２図の構成よりもポーズ特性が良く且つソフトエラ
ー等に強いという利点がある。In such a configuration, since the charge storage node (polysilicon layer 30a) is not in direct contact with the semiconductor substrate 26, it has the advantage that it has better pause characteristics and is more resistant to soft errors than the configuration shown in FIG.
しかしながら、溝２７の側壁部の一部（ウェル領域２５
よりも深い部分）しかキャパシタとして作用していない
ので、充分なキャパシタンス値を確保するためには溝且
を深くしたり、キャパシタ絶縁膜としてのシリコン酸化
膜２９を薄くしたりする必要がある。上記溝Ｈを深く形
成することは製造工程上および構造的に限界があり、シ
リコン酸化膜２９を薄く形成することはキャパシタの耐
圧低下による信頼性の低下を招く欠点がある。However, part of the side wall of the groove 27 (well region 25
Since only the portion (deeper than the capacitor) acts as a capacitor, it is necessary to make the groove deep or to make the silicon oxide film 29 as the capacitor insulating film thin in order to ensure a sufficient capacitance value. Forming the groove H deeply has a limit due to the manufacturing process and structure, and forming the silicon oxide film 29 thinly has the drawback of lowering reliability due to a lower breakdown voltage of the capacitor.
（発明が解決しようとする課題）
上述したように、従来の溝型半導体記憶装置では、ポー
ズ特性を良くしソフトエラーに強くすると、セルキャパ
シタのキャパシタンス値が低下したり信頼性が低下する
欠点があった。(Problems to be Solved by the Invention) As mentioned above, in conventional trench type semiconductor memory devices, when improving the pause characteristics and making them resistant to soft errors, there are drawbacks such as a decrease in the capacitance value of the cell capacitor and a decrease in reliability. there were.
従って、この発明の目的とするところは、良好なポーズ
特性を有しソフトエラーに強いとともに、溝を深く形成
しなくても充分に大きなキャパシタンス値が得られ信頼
性も高い半導体記憶装置を提供することである。Therefore, it is an object of the present invention to provide a semiconductor memory device that has good pause characteristics, is resistant to soft errors, can obtain a sufficiently large capacitance value without forming deep grooves, and is highly reliable. That's true.
［発明の構成］
（課題を解決するための手段と作用）
すなわち、この発明においては、上記の目的を達成する
ために、第１導電型の半導体基板と、この半導体基板上
に形成される第２導電型のエピタキシャル層と、このエ
ピタキシャル層に形成される第１導電型のウェル領域と
、前記エピタキシャル層に前記半導体基板に達する深さ
まで形成された溝と、この溝の開口部に設けられるフィ
ールド絶縁膜と、前記溝に沿った前記エピタキシャル層
に形成されキャパシタの一方の電極として働く第１導電
型の不純物領域と、前記溝内のエピタキシャル層および
半導体基板表面に形成されるキャパシタ絶縁膜と、前記
溝内に埋め込み形成されキャパシタの他方の電極として
働き、且つ電荷蓄積ノードとなる導電層と、前記ウェル
領域中に形成されソースあるいはドレイン領域の一方が
前記導電層に接続される転送用トランジスタとによって
記憶セルを構成している。[Structure of the Invention] (Means and Effects for Solving the Problems) That is, in order to achieve the above object, the present invention provides a semiconductor substrate of a first conductivity type and a semiconductor substrate formed on the semiconductor substrate. a second conductivity type epitaxial layer, a first conductivity type well region formed in the epitaxial layer, a groove formed in the epitaxial layer to a depth reaching the semiconductor substrate, and a field provided in the opening of the groove. an insulating film, a first conductivity type impurity region formed in the epitaxial layer along the groove and serving as one electrode of a capacitor, and a capacitor insulating film formed in the epitaxial layer in the groove and on the surface of the semiconductor substrate; a conductive layer embedded in the trench and serving as the other electrode of the capacitor and a charge storage node; a transfer transistor formed in the well region and having either a source or a drain region connected to the conductive layer; constitutes a memory cell.
このように構成することにより、溝の側壁部のほとんど
全ての領域をキャパシタとして利用できるので同じ深さ
の溝であれば前記第３図の構造よりも大きなキャパシタ
ンス値にできる。また、電荷蓄積ノードを溝内に形成し
たポリシリコン層側にしているので、前記第２図の構造
よりもポーズ特性を向上でき、ソフトエラーにも強くで
きる。With this structure, almost the entire area of the side wall of the groove can be used as a capacitor, so that a groove of the same depth can have a larger capacitance value than the structure shown in FIG. 3. Further, since the charge storage node is located on the side of the polysilicon layer formed in the trench, the pause characteristics can be improved compared to the structure shown in FIG. 2, and the structure can be made more resistant to soft errors.
更には、ウェル領域とキャパシタの電極プレートにそれ
ぞれ異なった最適のバイアスを印加することができるの
で、キャパシタ絶縁膜に最もストレスがかからない状態
にできる。Furthermore, since different optimal biases can be applied to the well region and the electrode plate of the capacitor, the capacitor insulating film can be placed in a state where the least stress is applied.
（実施例）
以下、この発明の一実施例について図面を参照して説明
する。第１図におけるｎ型のシリコン基板（半導体基板
）３７上には、ｐ型シリコンから成るエピタキシャル層
３８が形成される。この壬ビタキシセル層３８の表面領
域中には、ｎ型のウェル領域３９．４０およびｐ型のウ
ェル領域４１が形成される。上記ｎ型ウェル領域４０と
ｐ型ウェル領域４１との間のエピタキシャル層３８上に
はフィールド酸化膜４２が形成される。また、上記ｎ型
のウェル領域３９、４０間には、シリコン基板３７に達
する深さの溝Ｕが形成され、この溝Ｕの開口部にはフィ
ールド絶縁膜４４が形成される。また、上記溝４３の側
壁部のエピタキシャル層３８中にはｎ小型の不純物領域
４５、４５が形成され、この不純物領域４５．４５はキ
ャパシタの一方の電極として働く。上記溝４３内の表面
には、キャパシタ絶縁膜としてのシリコン酸化膜４６が
形成され、この溝４３内にはキャパシタの他方の電極と
しての第１層目のポリシリコン層４７が埋め込み形成さ
れる。このポリシリコン層４７は電荷蓄積ノードとして
働くもので、埋設コンタクトにより転送用トランジスタ
のドレインまたはソース領域としての一方のｎ十型拡散
層４８と接続される。このｎ十型拡散層４Ｂと所定の間
隔に離隔して転送用トランジスタのソースまたはドレイ
ン領域としてのｎ小型拡散層４９が形成され、これらの
拡散層４８．４９間のエピタキシャル層３８上にはゲー
ト絶縁膜５０を介して第２層目のポリシリコン層から成
るゲート電極５１が形成されている。このゲート電極５
１は延長されてワード線として用いられ、上記拡散層４
９にはアルミニウム等から成るビット線５２が接続され
る。(Example) Hereinafter, an example of the present invention will be described with reference to the drawings. On an n-type silicon substrate (semiconductor substrate) 37 in FIG. 1, an epitaxial layer 38 made of p-type silicon is formed. In the surface region of this microtaxy cell layer 38, an n-type well region 39, 40 and a p-type well region 41 are formed. A field oxide film 42 is formed on the epitaxial layer 38 between the n-type well region 40 and the p-type well region 41. Further, a trench U having a depth reaching the silicon substrate 37 is formed between the n-type well regions 39 and 40, and a field insulating film 44 is formed in the opening of this trench U. Further, n-sized impurity regions 45, 45 are formed in the epitaxial layer 38 on the side wall of the trench 43, and these impurity regions 45, 45 function as one electrode of the capacitor. A silicon oxide film 46 as a capacitor insulating film is formed on the surface of the trench 43, and a first polysilicon layer 47 as the other electrode of the capacitor is buried in the trench 43. This polysilicon layer 47 functions as a charge storage node, and is connected to one of the n+ type diffusion layers 48 as a drain or source region of a transfer transistor through a buried contact. An n-type small diffusion layer 49 is formed as a source or drain region of a transfer transistor at a predetermined distance from this n-type diffusion layer 4B, and a gate is formed on the epitaxial layer 38 between these diffusion layers 48 and 49. A gate electrode 51 made of a second polysilicon layer is formed with an insulating film 50 interposed therebetween. This gate electrode 5
1 is extended and used as a word line, and the diffusion layer 4
9 is connected to a bit line 52 made of aluminum or the like.
更に、上記ｎ型のウェル領域４０の表面には、所定の間
隔に離隔してソース、ドレイン領域として働くｐ小型の
拡散層５３．５４が形成される。これらソース、ドレイ
ン領域５３．５４間のウェル領域４０上には、ゲート絶
縁膜５５を介して第２層目のポリシリコン層から成るゲ
ート電極５Ｂが形成され、ｎ型ウェル領域４０にｐチャ
ネル型のＭ ＯＳ Ｆ Ｅ Ｔが形成される。また、
このｎ型ウェル領域４０に隣接して設けられたｐ型のウ
ェル領域４１には、所定の間隔に離隔してソース、ドレ
イン領域として働くｎ小型の拡散層５７．５８が形成さ
れる。これらソース、ドレイン領域５７．５８間のウェ
ル領域４１上には、ゲート絶縁膜５９を介して第２層目
のポリシリコン層から成るゲート電極６０が形成され、
ｐ型ウェル領域４１にｎチャネル型のＭＯＳ ＦＥＴ
が形成される。これらのｐチャネル型およびｎチャネル
型Ｍ ＯＳ Ｆ Ｅ Ｔは、周辺回路を構成するもの
である。Further, on the surface of the n-type well region 40, p-sized diffusion layers 53 and 54 are formed at predetermined intervals and serve as source and drain regions. A gate electrode 5B made of a second polysilicon layer is formed on the well region 40 between these source and drain regions 53 and 54 with a gate insulating film 55 interposed therebetween. MOS FET is formed. Also,
In the p-type well region 41 provided adjacent to the n-type well region 40, n-sized diffusion layers 57 and 58 are formed at predetermined intervals and serve as source and drain regions. A gate electrode 60 made of a second layer of polysilicon is formed on the well region 41 between these source and drain regions 57 and 58 with a gate insulating film 59 interposed therebetween.
An n-channel type MOS FET is provided in the p-type well region 41.
is formed. These p-channel type and n-channel type MOS FETs constitute a peripheral circuit.
なお、上記シリコン基板３７には１／２Ｖｃｃレベルの
バイアスが与えられ、上記ｎ型ウェル領域３９゜４０に
はＶｃｃレベルのバイアスが与えられている。Note that a bias of 1/2 Vcc level is applied to the silicon substrate 37, and a bias of Vcc level is applied to the n-type well regions 39 and 40.
このような構成によれば、溝４３の側壁部のほとんど全
ての部分をキャパシタとして利用できるので、前記第３
図の構成に比べて浅い溝でも大きなキャパシタンス値が
得られる。従って、同じ深さの溝であればキャパシタ絶
縁膜としてのシリコン酸化膜４Ｂを厚くできることにな
り、信頼性を向上できる。しかも、電荷蓄積ノードがシ
リコン基板３７と接しておらず、電荷蓄積ノードとして
のポリシリコン層４７は絶縁膜４６で覆われているので
、前記第２図の構成よりもポーズ特性を向上できるとと
もにソフトエラー等にも強くできる。更に、ウェル領域
３９．４０とキャパシタの電極プレート（不純物領域４
５．４５）にそれぞれ異なった最適のバイアスを印加す
ることができるので、キャパシタ絶縁膜としてのシリコ
ン酸化膜４６に最もストレスがかからない状態にできる
。しかもこのようなバイアス状態では、セルキャパシタ
の電荷蓄積のレベルに拘らずシリコン酸化膜４６に加わ
る電界を最少限にとどめることができるので、キャパシ
タ絶縁膜の信頼性を向上できる。According to such a configuration, almost all of the side wall portion of the groove 43 can be used as a capacitor, so that the third
A large capacitance value can be obtained even with shallow trenches compared to the configuration shown. Therefore, if the trenches have the same depth, the silicon oxide film 4B serving as the capacitor insulating film can be made thicker, and reliability can be improved. Moreover, since the charge storage node is not in contact with the silicon substrate 37 and the polysilicon layer 47 serving as the charge storage node is covered with the insulating film 46, the pose characteristics can be improved compared to the configuration shown in FIG. It can also be made resistant to errors. Furthermore, the well regions 39 and 40 and the electrode plate of the capacitor (the impurity region 4
5.45), it is possible to apply different optimum biases to each other, so that the silicon oxide film 46 serving as the capacitor insulating film can be placed in a state where the least stress is applied. Furthermore, in such a bias state, the electric field applied to the silicon oxide film 46 can be kept to a minimum regardless of the level of charge accumulation in the cell capacitor, so that the reliability of the capacitor insulating film can be improved.
［発明の効果］
以上説明したようにこの発明によれば、良好なポーズ特
性を有しソフトエラーに強いとともに、溝を深く形成し
なくても充分に大きなキャパシタンス値が得られ信頼性
も高い半導体記憶装置が得られる。[Effects of the Invention] As explained above, according to the present invention, a semiconductor which has good pause characteristics, is resistant to soft errors, can obtain a sufficiently large capacitance value without forming deep grooves, and is highly reliable. A storage device is obtained.
第１図はこの発明の一実施例に係わる半導体記憶装置の
断面構成図、第２図および第３図はそれぞれ従来の半導
体記憶装置について説明するための断面構成図である。
３７・・・シリコン基板（半導体基板）、３８・・・エ
ピタキシャル層、４３・・・溝、４４・・・フィールド
絶縁膜、４５、４５・・・不純物領域、４Ｂ・・・シリ
コン酸化膜（キャパシタ絶縁膜）、４７・・・ポリシリ
コン層（導電層）。
出願人代理人 弁理士 鈴江武彦
第３図FIG. 1 is a cross-sectional configuration diagram of a semiconductor memory device according to an embodiment of the present invention, and FIGS. 2 and 3 are cross-sectional configuration diagrams for explaining conventional semiconductor memory devices, respectively. 37... Silicon substrate (semiconductor substrate), 38... Epitaxial layer, 43... Groove, 44... Field insulating film, 45, 45... Impurity region, 4B... Silicon oxide film (capacitor) insulating film), 47... polysilicon layer (conductive layer). Applicant's agent Patent attorney Takehiko Suzue Figure 3
Claims (1)
置において、第１導電型の半導体基板と、この半導体基
板上に形成される第２導電型のエピタキシャル層と、こ
のエピタキシャル層に形成される第１導電型のウェル領
域と、前記エピタキシャル層に前記半導体基板に達する
深さまで形成された溝と、この溝の開口部に設けられる
フィールド絶縁膜と、前記溝に沿った前記エピタキシャ
ル層に形成されキャパシタの一方の電極として働く第１
導電型の不純物領域と、前記溝内のエピタキシャル層お
よび半導体基板表面に形成されるキャパシタ絶縁膜と、
前記溝内に埋め込み形成されキャパシタの他方の電極と
して働き、且つ電荷蓄積ノードとなる導電層と、前記ウ
ェル領域中に形成されソースあるいはドレイン領域の一
方が前記導電層に接続される転送用トランジスタとを具
備することを特徴とする半導体記憶装置。A dynamic semiconductor memory device having a trench type capacitor includes a semiconductor substrate of a first conductivity type, an epitaxial layer of a second conductivity type formed on the semiconductor substrate, and a first conductivity type formed on the epitaxial layer. a well region of the epitaxial layer, a trench formed in the epitaxial layer to a depth reaching the semiconductor substrate, a field insulating film provided at the opening of the trench, and one of the capacitors formed in the epitaxial layer along the trench. The first one acts as an electrode.
a conductive type impurity region, a capacitor insulating film formed on the epitaxial layer in the trench and on the surface of the semiconductor substrate;
a conductive layer embedded in the trench and serving as the other electrode of the capacitor and a charge storage node; a transfer transistor formed in the well region and having either a source or a drain region connected to the conductive layer; A semiconductor memory device comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63050195A JPH01223760A (en) | 1988-03-03 | 1988-03-03 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63050195A JPH01223760A (en) | 1988-03-03 | 1988-03-03 | Semiconductor memory device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01223760A true JPH01223760A (en) | 1989-09-06 |
Family
ID=12852368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63050195A Pending JPH01223760A (en) | 1988-03-03 | 1988-03-03 | Semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01223760A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0567749A (en) * | 1991-09-09 | 1993-03-19 | Toshiba Corp | Semiconductor memory device and manufacture thereof |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6058662A (en) * | 1983-09-12 | 1985-04-04 | Nec Corp | Memory device for temporary storage of charge |
| JPS60152058A (en) * | 1984-01-20 | 1985-08-10 | Toshiba Corp | Semiconductor memory device |
| JPS6333863A (en) * | 1986-07-28 | 1988-02-13 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
-
1988
- 1988-03-03 JP JP63050195A patent/JPH01223760A/en active Pending
Patent Citations (3)
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