JPH01223531A - Barrel shifter - Google Patents
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- JPH01223531A JPH01223531A JP63047528A JP4752888A JPH01223531A JP H01223531 A JPH01223531 A JP H01223531A JP 63047528 A JP63047528 A JP 63047528A JP 4752888 A JP4752888 A JP 4752888A JP H01223531 A JPH01223531 A JP H01223531A
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Abstract
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、高速にシフト動作を行なうバレルシフタに
関する。DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Industrial Application Field) The present invention relates to a barrel shifter that performs a high-speed shifting operation.
（従来の技術）
従来から用いられているバレルシフタとしては、例えば
第８図に示すように構成されたものがある。(Prior Art) As a conventionally used barrel shifter, there is one constructed as shown in FIG. 8, for example.
第８図において、シフタ１はＮビットの入力データを受
けてこれを一度にｎ（ｎ＜Ｎ）ビットシフトして、２Ｎ
ビットまで取り得る出力を配置調整回路３に与える。配
置調整回路３はシフタ１から２Ｎビットの出力を受けて
、上位Ｎビットまたは下位Ｎビットを制御信号にしたが
って選択することによって、あるいは、上位Ｎビットと
下位Ｎビットの論理和をとることによって、Ｎビットの
入力データをｎビットシフトあるいはローデートしたＮ
ビットの出力を得るものである。In FIG. 8, shifter 1 receives N-bit input data and shifts it by n (n<N) bits at a time.
An output that can take up to bits is given to the placement adjustment circuit 3. The arrangement adjustment circuit 3 receives the output of 2N bits from the shifter 1, and selects the upper N bits or the lower N bits according to the control signal, or by taking the logical sum of the upper N bits and the lower N bits. N bits of input data shifted or loaded by n bits
It is used to obtain bit output.
５ＳＬ５はシフタ１のシフト量を格納するレジスタであ
る。５ＳＬ５に格納されたシフトｊはＳＳＬデコーダ７
に与えられ、ＳＳＬデコーダ７により制御信号にしたが
ってデコードされシフタ１に与えられる。すなわち、シ
フタ１はそのシフト量がＳ Ｓ Ｌデコーダ７のデコー
ド出力によって制御される。5SL5 is a register that stores the shift amount of shifter 1. Shift j stored in 5SL5 is sent to SSL decoder 7
It is decoded by the SSL decoder 7 according to the control signal and is applied to the shifter 1. That is, the shift amount of the shifter 1 is controlled by the decoded output of the SSL decoder 7.
ＱＨＲ９は、互いに異なる入力データをシフトして結合
するダブルシフト動作に４５いて、一方の入力データの
シフト結果を一時格納覆るだめのレジスタである。ＱＨ
Ｒ９に格納された内容は配置調整回路３に与えられ、シ
フトされた他方の入力データと結合される。QHR9 is a register used to temporarily store the shift result of one input data during a double shift operation in which mutually different input data are shifted and combined. QH
The contents stored in R9 are given to the placement adjustment circuit 3 and combined with the other shifted input data.
次に、このように構成されたバレルシフタにおけるシフ
ト動作及びローテート動作を、第９図乃至第１４図を用
いて説明する。Next, a shift operation and a rotation operation in the barrel shifter configured as described above will be explained using FIGS. 9 to 14.
第９図は左（上位側方向）シフトあるいは右（下位側方
向）シフトの動作説明図である。FIG. 9 is an explanatory diagram of left (upper side) shift or right (lower side) shift operation.
シフト動作において、シフタ１によってｎビット左シフ
トされたＮビットの入力データは、２Ｎビットの出力と
じで配置調整回路３に与えられる。In the shift operation, N-bit input data shifted by n bits to the left by the shifter 1 is provided to the arrangement adjustment circuit 3 as a 2N-bit output.
配置調整回路３に与えられた２Ｎビットの出力のうち、
第９図に示すように下位側Ｎビットの出力を選択すると
、入力データをｎビット左シフトしたＮビットのシフト
出力が得られる。一方、上位側Ｎビットの出力を選択す
ると、入力データを（Ｎ−ｎ）ビット右シフトしたＮビ
ットのシフト出力が得られる。Of the 2N bit outputs given to the placement adjustment circuit 3,
As shown in FIG. 9, when the output of the lower N bits is selected, an N-bit shifted output is obtained by shifting the input data to the left by n bits. On the other hand, when the output of the upper N bits is selected, an N-bit shifted output obtained by shifting the input data to the right by (N-n) bits is obtained.
第１０図はローテートの動作説明図である。FIG. 10 is an explanatory diagram of the rotation operation.
、ローテート動作においては、シフト動作と同様にして
配置調整回路３に与えられた２Ｎビットの出力のうち、
第１０図に示すように、上位Ｎビットと下位Ｎビットの
それぞれ対応するビットの論理和を配置調整回路３によ
ってビット毎にとれば、入力データをｎビット左ローテ
ートしたローテート出力が得られる。, in the rotate operation, among the 2N bit outputs given to the arrangement adjustment circuit 3 in the same manner as in the shift operation,
As shown in FIG. 10, if the arrangement adjustment circuit 3 calculates the logical sum of the corresponding bits of the upper N bits and the lower N bits for each bit, a rotated output obtained by rotating the input data to the left by n bits is obtained.
第１１図はキャリーを含むローチー１〜の動作説明図で
ある。FIG. 11 is an explanatory diagram of the operation of the lowchie 1~ including the carry.
キャリーを含むローテート動作ひは、Ｎビットの入力デ
ータの上位側に１ビットのキャリーを連結したものを入
力データとし、これをｎヒツトシフトづる。したがって
、シフタ１の出力にはキャリーが１ビット含まれる。こ
のため、下位側のＯビット目〜Ｎビット目と上位側の１
ビット目〜Ｎ＋１ビット目をそれぞれ対応させて論理和
をとる。In a rotate operation including a carry, input data is obtained by concatenating a 1-bit carry to the high-order side of N-bit input data, and this is shifted by n hits. Therefore, the output of shifter 1 includes one carry bit. Therefore, the O-th to N-th bits on the lower side and the 1st bit on the upper side
A logical sum is calculated by associating the bits to the N+1 bits with each other.
すなわち、キャリーを含まないローテートに対して、下
位側のＮビットと論理和をとる上位側のＮビットが１ビ
ットずれることになる。これにより、キャリーを含むｎ
ビット左ローテートしたローテート出力が得られる。That is, for a rotation that does not include a carry, the upper N bits that are ORed with the lower N bits are shifted by 1 bit. This allows n including carry
A rotated output with the bits rotated to the left is obtained.
第１２図はＮ／２ビットの入力データにおけるローテー
トの動作説明図、第１３図はＮ／４ビットの入力データ
におけるローテートの動作説明図である。FIG. 12 is an explanatory diagram of rotation operation in N/2-bit input data, and FIG. 13 is an explanatory diagram of rotation operation in N/4-bit input data.
入力データがＮ／２ビットの場合は、ｎビットシフトさ
れたＮ／２ビットのうち、第１２図に示すように、上位
側Ｎ／２ビットと下位側Ｎ／２ビットのそれぞれのビッ
トを対応させて論理和をとり、Ｎ／２ビットのローデー
ト出力を得る。If the input data is N/2 bits, among the N/2 bits shifted by n bits, as shown in Figure 12, the upper N/2 bits and lower N/2 bits correspond to each other. A logical sum is performed to obtain an N/2-bit load date output.
一方、入力データがＮ／４ビットの場合には、ｎビット
シフトされたＮ／４ビットのうち、第１３図に示すよう
に、上位側Ｎ／４ビットと下位側Ｎ／４ビットのそれぞ
れのビットを対応させて論理和をとり、Ｎ／４ビットの
ローテート出力を得る。On the other hand, when the input data is N/4 bits, among the N/4 bits shifted by n bits, as shown in FIG. The bits are matched and logically summed to obtain a rotated output of N/4 bits.
このように、入力データのデータ長くデータサイズ）が
異なる場合には、入力データサイズによって、論理和を
とるビットがそれぞれ異なることになる。In this way, when the input data (data length and data size) differ, the bits to be ORed will differ depending on the input data size.
第１４図はダブルシフトの動作説明図である。FIG. 14 is an explanatory diagram of double shift operation.
Ｎビットの入力データＡが１り０ツク目でｎビットシフ
トされると、第１４図に示すように、２Ｎビットの出力
のうち下位ＮビットがＱＨＲ９に格納される。次に、入
力データＡと異なるＮビットの入力データＢが２クロツ
ク目でｎビットシフトされると、２Ｎビットの出力のう
ち上位ＮビットはＱＨＲ９に格納された内容と論理和が
とられる。これにより、入力データＡ及び入力データＢ
に対するＮビットのダブルシフト出力が得られる。When the N-bit input data A is shifted by n bits at the 1st/0th tick, the lower N bits of the 2N-bit output are stored in the QHR9, as shown in FIG. Next, when N-bit input data B, which is different from input data A, is shifted by n bits at the second clock, the upper N bits of the 2N-bit output are ORed with the contents stored in QHR9. As a result, input data A and input data B
An N-bit double-shifted output is obtained.
（発明が解決しようとする課題）
第８図に示した構成のバレルシフタにあっては、入力デ
ータをシフトした後、制御信号にしたがって、シフタ１
の出力の選択及び論理和演算を行なっている。すなわち
、配置調整回路３をシフタ１のシフト動作後に動作させ
ている。(Problem to be Solved by the Invention) In the barrel shifter having the configuration shown in FIG. 8, after shifting the input data, the shifter 1
Selects the output of and performs a logical sum operation. That is, the arrangement adjustment circuit 3 is operated after the shift operation of the shifter 1.
このため、制御信号を効率良く用いることができず、バ
レルシフタ全体としてのアクセス時間に無駄が生じるこ
とになる。For this reason, the control signal cannot be used efficiently, resulting in wasted access time for the barrel shifter as a whole.
さらに、シフタ１の出力には比較的負荷の大きな配置調
整回路３が接続されているため、シフタ１のシフト動作
に時間がかかつていた。Furthermore, since the output of the shifter 1 is connected to the placement adjustment circuit 3 which has a relatively heavy load, the shift operation of the shifter 1 takes time.
一方、キャリーを含むローテート動作では、キャリーを
含まないローテート動作に対して、論理和をとるビット
が１ビットずれる。このため、キャリーを含まないロー
テート動作の回路をそのまま用いることができず、シフ
トされた入力データを論理和回路へ供給する配線が複雑
になるとともに、多数の論理和回路が必要になるという
問題があった。On the other hand, in a rotate operation that includes a carry, the bit that is ORed is shifted by one bit compared to a rotate operation that does not include a carry. For this reason, a circuit with a rotation operation that does not include a carry cannot be used as is, and the wiring for supplying shifted input data to the OR circuit becomes complicated, and a large number of OR circuits are required. there were.
さらに、ローテート動作及びダブルシフト動作にあって
、入力データのサイズがＮ／２ビット。Furthermore, the size of input data is N/2 bits for rotate and double shift operations.
Ｎ／４ビットのように異なる場合にも、シフタ１の出力
の論理和をとるビットがそれぞれ異なる。Even in the case of different bits such as N/4 bits, the bits to which the outputs of the shifter 1 are ORed are different.
このため、キャリーを含むローテートと同様に、シフト
された入力データを論理和回路に供給づる配線が複雑に
なるとともに、多数の論理和回路が必要になっていた。For this reason, similar to the rotation including a carry, the wiring for supplying the shifted input data to the OR circuit becomes complicated, and a large number of OR circuits are required.
また、ダブルシフト動作時には、異なる入力データをそ
れぞれ別々にシフトしていたため、２クロツクを要し、
動作時間の遅れを招いていた。Also, during double shift operation, different input data were shifted separately, which required two clocks.
This caused a delay in operation time.
そこで、この発明は、上記に鑑みてなされたものであり
、その目的とするところは、構成の小型化、簡単化を図
るとともに、動作速度の高速化を図ったバレルシフタを
提供することにある。Therefore, the present invention has been made in view of the above, and an object thereof is to provide a barrel shifter that is compact and simple in structure and has a high operating speed.
［発明の構成コ
（課題を解決するための手段）
上記目的を達成づるために、この発明は、Ｎビットの第
１の入力データとこの第１の入力データと同一又は異な
るＮビットの入力データを結合して配置調整した２Ｎビ
ットのデータを出力し、第３の入力データを介在させて
第１の入力データと第２の入力データを結合して配置調
整しｋ＜２Ｎ＋１）ビットのデータを出力する配置調整
手段と、前記配置調整手段の出力をｎ （ｎ≦Ｎ）ビ
ットシフトして、シフト結果の上位Ｎビットを有効出力
とづるシフト手段とから構成される。[Configuration of the Invention (Means for Solving the Problem) In order to achieve the above object, the present invention provides N-bit first input data and N-bit input data that is the same as or different from the first input data. output 2N-bit data whose arrangement has been adjusted by combining them, and output k<2N+1)-bit data by combining the first input data and second input data with the third input data intervening and adjusting their arrangement. It is composed of a placement adjustment means for outputting an output, and a shift means for shifting the output of the placement adjustment means by n bits (n≦N) and setting the upper N bits of the shift result as a valid output.
（作用）
上記構成において、この発明は、入力データを実行とよ
うとするシフト動作あるいはＯ−テート動作に応じて配
置調整し、配置調整された入力データを所定量シフトし
て、シフト結果の一部を所望のシフト動作あるいはロー
テート動作の出力とするようにしている。(Function) In the above configuration, the present invention adjusts the arrangement of input data according to the shift operation or O-tate operation to be executed, shifts the arranged input data by a predetermined amount, and adjusts the result of the shift. part is used as the output of a desired shift operation or rotation operation.
（実ｈＩ！例） 以下図面を用いてこの発明の詳細な説明する。(Actual hI! example) The present invention will be described in detail below using the drawings.
第１図はこの発明の一実施例に係るバレルシフタの構成
を示すブロック図である。同図に示すバレルシフタは、
配置調整回路１１の出力側にシフタ１３を設け、入力デ
ータを配置調整回路１１で配置調整した債、調整された
入力データをシフタ１に与えて、所望のシフト動作及び
ローテート動作を行なうようにしたものである。なお、
第１図において、第８図と同符号のものは同一機能を有
するものであり、その説明は省略する。FIG. 1 is a block diagram showing the configuration of a barrel shifter according to an embodiment of the present invention. The barrel shifter shown in the figure is
A shifter 13 is provided on the output side of the placement adjustment circuit 11, and input data whose placement has been adjusted by the placement adjustment circuit 11 is supplied to the shifter 1 to perform desired shift and rotation operations. It is something. In addition,
In FIG. 1, the same reference numerals as in FIG. 8 have the same functions, and the explanation thereof will be omitted.
第１図において、配置調整回路１１は、上位側がＮビッ
ト、下位側がＮ＋１ビットで構成された２Ｎ＋１ビット
の入力データが与えられる。配置調整回路１１は、与え
られた２Ｎ＋１ビットの入力データを、制御信号にした
がってそれぞれのシフト動作及びローテート動作に応じ
て配置調整する。配置調整された入力データはシフタ１
３に与えられる。In FIG. 1, the arrangement adjustment circuit 11 is given input data of 2N+1 bits, consisting of N bits on the upper side and N+1 bits on the lower side. The placement adjustment circuit 11 adjusts the placement of the applied 2N+1 bits of input data in accordance with the respective shift operations and rotation operations in accordance with the control signals. The arranged input data is shifted to shifter 1.
given to 3.
シフタ１３は、配置調整回路１１から与えられる入力デ
ータのシフトを行ない、上位側Ｎビットを有効出力とす
る。The shifter 13 shifts the input data provided from the placement adjustment circuit 11, and outputs the upper N bits as valid outputs.
次に、配置調整回路１１の配置調整動作を、第２図乃至
第７図に示すシフト動作及びローテート動作の動作説明
図を参照して説明する。Next, the arrangement adjustment operation of the arrangement adjustment circuit 11 will be explained with reference to operation explanatory diagrams of the shift operation and rotation operation shown in FIGS. 2 to 7.
第２図は左シフトの動作説明図である。FIG. 2 is an explanatory diagram of left shift operation.
左シフトにおいて、配置調整回路１１は、上位Ｎビット
に入力データ八を配置し、下位Ｎ４−１ビットに０”を
配置覆る。このように配置されたデータをシフタ１３に
よりｎビット左シフト覆れば、第２図に示すように、入
力データＡのｎビット左シフト出力がシフタ１３の出力
として得られる。In the left shift, the placement adjustment circuit 11 places input data 8 in the upper N bits and places 0'' in the lower N4-1 bits.The shifter 13 shifts the data arranged in this way to the left by n bits. For example, as shown in FIG. 2, the output of the input data A shifted to the left by n bits is obtained as the output of the shifter 13.
第３図は右シフトの動作説明図である。FIG. 3 is an explanatory diagram of right shift operation.
右シフトにおいて、配置調整回路１１は、論理演ｑにか
かわるデータの場合は０″を上位Ｎビットに配置づる。In the right shift, the placement adjustment circuit 11 places 0'' in the upper N bits in the case of data related to logical operation q.
一方、粋術演痺にかかわるデータの場合には符号拡張デ
ータ（ＳＧＮ）を上位Ｎビットに配置づる。さらに、配
置調整回路１１は、上位Ｎビットに続く下位Ｎビットに
入力データＢを配置する。On the other hand, in the case of data related to Shuijutsu Nchou, sign extension data (SGN) is placed in the upper N bits. Further, the arrangement adjustment circuit 11 arranges input data B in the lower N bits following the upper N bits.
このように配置されたデータをシフタ１３によりｎビッ
トシフト覆れば、第３図に示づように、入力データＢの
（Ｎ−ｎ ）ビット右シフト出力が、シフタ１３の出力
として得られる。If the data arranged in this way is shifted over by n bits by the shifter 13, the output of the input data B shifted to the right by (N-n) bits is obtained as the output of the shifter 13, as shown in FIG.
第４図はダブルシフト及びローテートの動作説明図であ
る。FIG. 4 is an explanatory diagram of double shift and rotation operations.
ダブルシフト動作において、配置調整回路１１は、上位
Ｎビットに入力データ八を配置し、上位Ｎビットに続く
下位Ｎビットに入力データＢを配置する。In the double shift operation, the arrangement adjustment circuit 11 arranges input data 8 in the upper N bits, and arranges input data B in the lower N bits following the upper N bits.
このように配置されたデータをシフタ１３によりｎビッ
トシフトづれば、第４図に示すように、入力データＡ及
び入力データＢに対−４るｎビットダブルシフト出力が
、シフタ１３の出力として得られる。If the data arranged in this way is shifted by n bits by the shifter 13, an n-bit double shift output of -4 for input data A and input data B is obtained as the output of the shifter 13, as shown in FIG. .
このように、ダブルシフト動作にあっては、上位側と下
位側にそれぞれ異なる入力データを予め配置調整するた
め、ダブルシフト動作に２クロツクを必要としない。こ
のため、ダブルシフト動作を高速に行なうことが可能と
なる。In this way, in the double shift operation, two clocks are not required for the double shift operation because different input data are arranged in advance on the upper side and the lower side. Therefore, double shift operation can be performed at high speed.
一方、入力データＡと入力データＢを同一にすれば、入
力データのｎビット左目−テート出力が、シフタ１３の
出力として得られる。On the other hand, if the input data A and the input data B are made the same, the n-bit left eye-tate output of the input data is obtained as the output of the shifter 13.
第５図はキャリーを含むローテートの動作説明図である
。FIG. 5 is an explanatory diagram of the rotation including carry.
キャリーを含むローテート動作にあって、配置調整回路
１１は、上位Ｎビットに入力データＡを配置し、上位Ｎ
ビットに続く１ビット目にキレリーを挿入配置し、キャ
リービットに続く下位Ｎビットに入力データＡを配置す
る。In a rotate operation including a carry, the arrangement adjustment circuit 11 arranges input data A in the upper N bits, and
A kill bit is inserted and placed in the first bit following the carry bit, and input data A is placed in the lower N bits following the carry bit.
このように配置されたデータをシフタ１３によりｎビッ
トシフトすれば、第５図に示すように、入力データＡの
キャリーを含むｎビット左ローテート出力が、シフタ１
３の出力として得られる。If the data arranged in this way is shifted by n bits by the shifter 13, as shown in FIG.
It is obtained as the output of 3.
このように、キレリーを含むローテート動作にあっては
、入力データをシフタ１３に供給する際に入力データの
配置調整を行なう。したがって、シフタ１３の出力側で
複雑な論理操作が不要となる。このため、シフタ１３の
出力側にキャリーを含むローテート動作のための論理回
路及び配線を必要とせず、キャリーを含まないローテー
ト動作と同様な構成でキレリーを含むローテート動作を
行なうことができる。In this manner, in a rotation operation including a kill, the arrangement of input data is adjusted when input data is supplied to the shifter 13. Therefore, complicated logical operations are not required on the output side of the shifter 13. Therefore, a logic circuit and wiring for a rotation operation including a carry are not required on the output side of the shifter 13, and a rotation operation including a kill can be performed with the same configuration as a rotation operation not including a carry.
第６図はＮ／２ビットの入力データをシフトあるいはＯ
−テートする際の入力データの配置動作を示す図である
。Figure 6 shows how N/2 bits of input data can be shifted or
- It is a diagram showing the arrangement operation of input data when tating.
第６図において、Ｎ／２ビットの入力データは、配置調
整回路１１に第６図に示すようにそれぞれ配置される。In FIG. 6, N/2 bits of input data are arranged in the arrangement adjustment circuit 11 as shown in FIG.
下位側に配置された入力データは、Ｎ／２ビット左シフ
トされて、第６図に示すように中央に寄せられる。The input data placed on the lower side is shifted to the left by N/2 bits and centered as shown in FIG.
このように、Ｎ／２ビットの入力データを配置調整回路
１１により配置調整すれば、Ｎ／２ビットの入力データ
を前述したＮビットの入力データと同様にシフト及びロ
ーテートづることが可能となる。In this way, by adjusting the arrangement of the N/2-bit input data by the arrangement adjustment circuit 11, it becomes possible to shift and rotate the N/2-bit input data in the same way as the N-bit input data described above.
第７図はＮ／４ビットの入力データをシフトあるいはロ
ーテートする際の入力データの配置動作を示す図である
。FIG. 7 is a diagram showing the arrangement operation of input data when N/4 bit input data is shifted or rotated.
第７図において、Ｎ／４ビットの入力データは、配置調
整回路１１に第７図に示すように配置される。下位側に
配置された入力データは、Ｎ／２ビットシフトされた後
Ｎ／４ビットシフトされて、第７図に示すように中央に
寄せられる。In FIG. 7, N/4-bit input data is arranged in the arrangement adjustment circuit 11 as shown in FIG. The input data placed on the lower side is shifted by N/2 bits and then shifted by N/4 bits, and is brought to the center as shown in FIG.
このように、Ｎ／４ビットの入力データを配置調整回路
１１により配置すれば、Ｎ／４ビットの入力データを前
述したＮビットの入力データと同様にシフト及びローテ
ートすることが可能となる。In this way, by arranging N/4-bit input data by the arrangement adjustment circuit 11, it becomes possible to shift and rotate the N/4-bit input data in the same way as the N-bit input data described above.
なお、配置調整回路１１が上述しｌζ配置を行なう場合
には、下位側の入力データのみをシフトさせるため、２
本のシフト制御線が必要となる。Note that when the placement adjustment circuit 11 performs the lζ placement described above, in order to shift only the input data on the lower side,
A real shift control line is required.
このように、Ｎ／２ビット及びＮ／４ビットの入力デー
タに対しても、上述したように配置調整して、シフタ１
３に供給するようにすれば、シフタ１３の出力側の配線
が簡略化される。さらに、シフタ１３の出力側に多数の
論理和回路あるいはセレクタ等の論理回路が必要なくな
る。In this way, even for input data of N/2 bits and N/4 bits, the arrangement is adjusted as described above, and the shifter 1
3 simplifies the wiring on the output side of the shifter 13. Furthermore, there is no need for a large number of logic circuits such as OR circuits or selectors on the output side of the shifter 13.
一方、配置調整回路１１をシフタ１３の入力側に設ける
ことによって、配置調整回路１１に与えられる制御信号
をシフト動作の前に有効とすることが可能となる。これ
により、アクセス時間に無駄がなくなり、シフト動作及
びローテート動作を高速に行なうことができるようにな
る。On the other hand, by providing the placement adjustment circuit 11 on the input side of the shifter 13, it becomes possible to make the control signal applied to the placement adjustment circuit 11 valid before the shift operation. This eliminates wasted access time and enables high-speed shift and rotation operations.
［発明の効果］
以上説明したように、この発明によれば、入力データを
実行しようとづるシフト動作あるいはローテート動作に
応じて配置調整した後、シフトでるようにしたので、シ
フト手段の出力を論理演弾する回路が不要となる。これ
により、構成の小型化、簡単化を図ることかできる。[Effects of the Invention] As explained above, according to the present invention, input data is shifted after the arrangement is adjusted according to the shift operation or rotation operation to be executed, so that the output of the shift means is logically adjusted. No circuit is required for performance. This makes it possible to downsize and simplify the configuration.
さらに、シフト手段の負荷が低減されるとともに、シフ
ト動作の前に入力データの配置調整を行なうので、動作
速度の高速化を図ることが可能となる。Furthermore, since the load on the shift means is reduced and the arrangement of input data is adjusted before the shift operation, it is possible to increase the operating speed.
第１図はこの発明の一実施例に係るバレルシフタの構成
を示すフロック図、第２図乃至第７図は第１図に示づバ
レルシフタの動作説明図、第８図は従来のバレルシフタ
の一構成を示すブロック図、第９図乃至第１４図は第８
図に示すバレルシフタの動作説明図である。
１．１３・・・シフタ
１１・・・配置調整回路FIG. 1 is a block diagram showing the configuration of a barrel shifter according to an embodiment of the present invention, FIGS. 2 to 7 are explanatory diagrams of the operation of the barrel shifter shown in FIG. 1, and FIG. 8 is a configuration of a conventional barrel shifter. The block diagrams shown in FIGS. 9 to 14 are
It is an explanatory diagram of the operation of the barrel shifter shown in the figure. 1.13... Shifter 11... Placement adjustment circuit
Claims (1)
同一又は異なるＮビットの入力データを結合して配置調
整した２Ｎビットのデータを出力し、第３の入力データ
を介在させて第１の入力データと第２の入力データを結
合して配置調整した（２Ｎ＋１）ビットのデータを出力
する配置調整手段と、 前記配置調整手段の出力をｎ（ｎ≦Ｎ）ビットシフトし
て、シフト結果の上位Ｎビットを有効出力とするシフト
手段と、 を有することを特徴とするバレルシフタ。[Claims] N-bit first input data and N-bit input data that are the same or different from the first input data are combined and arranged to output 2N-bit data, and third input data is output. an arrangement adjustment means for outputting (2N+1) bit data whose arrangement has been adjusted by combining the first input data and the second input data with the interposition of the arrangement adjustment means; A barrel shifter comprising: a shift means for shifting and outputting the upper N bits of the shift result as a valid output.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63047528A JPH01223531A (en) | 1988-03-02 | 1988-03-02 | Barrel shifter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63047528A JPH01223531A (en) | 1988-03-02 | 1988-03-02 | Barrel shifter |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01223531A true JPH01223531A (en) | 1989-09-06 |
Family
ID=12777620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63047528A Pending JPH01223531A (en) | 1988-03-02 | 1988-03-02 | Barrel shifter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01223531A (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60153543A (en) * | 1984-01-23 | 1985-08-13 | Hitachi Ltd | Barrel shifter |
-
1988
- 1988-03-02 JP JP63047528A patent/JPH01223531A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60153543A (en) * | 1984-01-23 | 1985-08-13 | Hitachi Ltd | Barrel shifter |
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