JPH01222481A - 電荷転送素子 - Google Patents

電荷転送素子

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JPH01222481A
JPH01222481A JP4908488A JP4908488A JPH01222481A JP H01222481 A JPH01222481 A JP H01222481A JP 4908488 A JP4908488 A JP 4908488A JP 4908488 A JP4908488 A JP 4908488A JP H01222481 A JPH01222481 A JP H01222481A
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JP
Japan
Prior art keywords
gate electrode
potential
layer
semiconductor substrate
layer gate
Prior art date
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Pending
Application number
JP4908488A
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English (en)
Inventor
Masahiko Denda
伝田 匡彦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
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Publication of JPH01222481A publication Critical patent/JPH01222481A/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [産業上の利用分野〕 この発明は電荷転送素子に関するもので、特に高集積化
の可能な電荷転送素子に関するものである。
[従来の技術] 第3図は従来の2mゲート電極稿造の電荷転送素子の断
面図である。図において、半導体基板1上にゲート絶縁
膜2を介して第1層ゲート電極3.4と第2層ゲート電
極7.8とが形成されている。
第3図に示した従来の2層駆動の電荷転送素子は、第1
層ゲート電極3と第2層ゲート電極7とが配線φ、に接
続され、第1層ゲート電極4と第2層ゲート電極8とが
配線φ2に接続されている。φ1、φ2は電荷転送素子
を駆動するためのクロック信号線である。
次に動作について第4図を参照して説明する。
第4図は第3図に対応したゲート絶縁膜下の半導体基板
のポテンシャル図である。電荷の転送方向を決定するた
め、同一クロックφ、で駆動される2つのゲート電極3
.7の間には、ポテンシャルの差が設けられている。こ
の例においては第2層ゲート電極下の不純物濃度を′1
B1層ゲート電極下よりも高くして、ポテンシャルを高
くしている。
第4図(a)はゲート電極の配置を示す図である。
第4図(b)はφ、が“H”、φ2が“L”の場合のポ
テンシャルであり、ゲート電極3の下のポテンシャルが
最も低くなり、信号電荷6はここに蓄積される。次にφ
、がa L I11φ2が“■”の場合のポテンシャル
を第4図(C)に示す。この状態ではゲート電極4の下
のポテンシャルが最も低くなる。
ゲート電極に相互に180°異なった2つのクロックφ
1とφ2を与えることにより、第4図(b)、(C)に
示されるようにポテンシャルの低いところ(井戸)は順
次移動する。信号電荷6はこのポテンシャルの井戸に蓄
積されるので、第4図(b)、(C)に示されるように
転送されることになる。
[発明が解決しようとする課題] 従来の電荷転送素子は以上のように構成されている。ゲ
ート電極が2層構造であるため、第2層ゲート電極の幅
は第1層ゲート電極の間隔で決定することが可能である
。この場合のマスク合わせ時の誤差により、電極間に隙
間が発生すると後工程で不純物が半導体基板内に侵入し
、問題が生じる。そこで第2層ゲート電極を第1層ゲー
ト電極の一部にオーバラップさせて、この隙間の発生を
防いでいる。しかしながら、近年の電荷転送素子の微細
化に伴い、ゲート電極幅も縮小されてきており、特に電
極相互間にオーバラップ部分を形成した場合、第2層ゲ
ート電極の相互間隔が小さくなる。その結果、第2層ゲ
ート電極のバターニングが困難になる。
この発明は上記のような問題点を解消するためになされ
たもので、高集積化の可能な電荷転送素子を得ることを
目的とする。
〔課題を解決するための手段] この発明に係る電荷転送素子は、半導体基板と、半導体
基板上に絶縁膜を介して相互に間隔を隔てて形成された
第1層ゲート電極のような第1の導体層と、第1層ゲー
ト電極のような第1の導体層上に絶縁膜を介して一体と
なった抵抗性物質で形成された第2層ゲート電極のよう
な第2の導体層と、第1層ゲート電極のような第1の導
体層に時間的に異なる電位を付与する第1電位保持手段
と、第2層ゲート電極のような第2の導体層の両端に時
間的に変化しない電位差を付与する第2電位保持手段か
ら構成される。
〔作用] この発明における第2層ゲート電極のような第2の導体
層は一体で構成されているため、狭い部分で相互にパタ
ーニングによって分離する必要がない。また一定の電位
差がその両端に与えられるため、半導体基板中に一方向
に傾斜したポテンシャルが形成されるとともに、経時的
に変化される電位が第1層ゲート電極のような第1の導
体層に与えられるため、信号電荷はウェルに蓄積されな
がら一定方向に転送される。
[発明の実施例] 以下、この発明の実施例を図について説明する。
第1A図を参照して、この発明に係る電荷転送素子は、
半導体基板1上にゲート絶縁膜2を介して形成された第
1層ゲート電極3.4と、第1層ゲート電極上にゲート
絶縁膜2を介して形成された第2層ゲート電極5とを含
む。第1B図は、第1A図に示す第1層ゲート電極に与
えられるクロック信号の時間的変化の様子を示す図であ
る。クロック信号φ、とφ2は相互に一方がHならば同
時に他方がLになるように制御されている。
第1層ゲート電極3.4には1つおきにそれぞれφ1、
φ2のクロック信号が与えられる。第2層ゲート電極5
には両端に異なる電位が与えられる。第1層ゲート電極
に与えられるクロック信号によって半導体基板中にはク
ロックの電位に対応したポテンシャルウェルが形成され
る。またm2層ゲート電極は抵抗性の物質で構成されて
おり、両端に異なる電位が与えられている。そのため、
第2層ゲート電極の両端の接続点の中間の電位は、その
位置に対応して両端の電位の中間の値となる。
この電位によって半導体基板中にはゲート電極の電位に
対応した一方向に傾斜したポテンシャルが形成される。
第2図は各ゲート下の時間ごとの変化の様子を示す図で
ある。第2図(a)はゲート電極の配置を示す図である
。第2図(b)、(c)、(d)の順に信号電荷6が左
から右へ転送される。第2図(b)はφ、が“H″、φ
2が“L“の状態に対応した半導体基板中のポテンシャ
ルを示している。第2層ゲート電極によって傾斜したポ
テンシャルが形成されるが、同時に第1層ゲート電極の
下部では第2層ゲート電極の電位は第1層ゲート電極に
よってシールドされるため、第1層ゲート電極の電位に
よってポテンシャルは決定され、第2図(b)に示すよ
うなポテンシャルとなる。信号電荷6は従来の場合と同
様にポテンシャルの低い場所に蓄積される。次にφ、が
“L”、φ2が“H“の状態へ移行すると、φ、が接続
されているゲート下に蓄積されていた信号電荷6は、ポ
テンシャルの深さが浅くなることによって持ち上げられ
、φ、による井戸から溢れた電荷は、抵抗性ゲートによ
る傾斜したポテンシャルに従ってポテンシャルの低い方
へ移動する(第2図(C))。
続いて、φ2に接続されたゲート電極下部にポテンシャ
ル井戸が形成され、信号電荷6はここに蓄積される。ま
た、このときφ、に接続されていたゲート電極下部には
ポテンシャルの山が形成され、電荷の混合を防止する(
第2図(d))。このようにして、電荷の転送が行なわ
れ、φ4、φ2のクロック信号に従って電荷は転送され
ていく。
第2層目のゲート電極は電荷の転送方向に一体として形
成された抵抗性の物質から作られるが、この抵抗性物質
としては、たとえば砒素等の不純物を微量に混入した多
結晶シリコンなどを使用することができる。このゲート
電極は電荷の転送方向に延びた単純な形をしており、電
荷転送素子の微細化が進んでもその製造時に必要なバタ
ーニングは容易である。
[発明の効果] 以上のようにこの発明によれば、電荷転送素子は、半導
体基板と、半導体基板上に絶縁膜を介して相互に間隔を
隔てて形成された第1層ゲート電極のような第1の導体
層と、第1層ゲート電極のような第1の導体層上に絶縁
膜を介して一体となった抵抗性物質で形成された第2層
ゲート電極のような第2の導体層と、第1層ゲート電極
のような第1の導体層に時間的に異なる電位を付与する
第1電位保持手段と、第2層ゲート電極のような第2の
導体層の両端に時間的に変化しない電位差を与える第2
?8位保持手段とを含む。したがって第2層ゲート電極
のような第2の導体層は一体で構成されているため、狭
い部分で相互にパターニングによって分離する必要がな
い。また一定の電位差がその両端に与えられるため、半
導体基板中に一方向に傾斜したポテンシャルが形成され
るとともに、経時的に変化される電位が第1層ゲート電
極のような第1の導体層に与えられるため、信号電荷は
ウェルに蓄積されながら一定方向に搬送される。その結
果、微細化の可能な電荷転送素子が得られるという効果
がある。
【図面の簡単な説明】
第1A図はこの発明の一実施例による電荷転送素子の断
面図であり、第1B図は第1A図に示す電荷転送素子の
第1層ゲート電極に与えられるクロック信号の波形を示
す図であり、第2図は第1A図に示す電荷転送素子の各
時間ごとの各ゲート電極下のポテンシャルを示す図であ
り、第3図は従来の電荷転送素子の断面図であり、第4
図は第3図に対応した従来の電荷転送素子の各ゲート電
極下のポテンシャルを示す図である。 図において、1は半導体基板、2はゲート絶縁膜、3.
4は第1層ゲート電極、5は第2層ゲート電極、6は信
号電荷である。 なお、図中、同一符号は同一、または相当部分を示す。

Claims (1)

  1. 【特許請求の範囲】  或る導電型式の予め定める不純物濃度を有する半導体
    基板と、 前記半導体基板上に相互に所定の間隔を隔てて絶縁膜を
    介して形成された複数の第1の導体層と、前記半導体基
    板上であってかつ、前記複数の第1の導体層が形成され
    ない領域および前記複数の第1の導体層の上に絶縁膜を
    介して抵抗性物質で形成された、一体となった第2の導
    体層と、前記複数の第1の導体層に接続され、前記第1
    の導体層に時間的に変化する電位を与えるための第1の
    電位保持手段と、 前記第2の導体層の両端部に接続され、前記第2の導体
    層の両端部に時間的に変化しない一定の電位差を与える
    ための第2の電位保持手段とを含み、 それによって前記第1導体層の下部にあるポテンシャル
    を変化させ、信号電荷を一定方向に転送する電荷転送素
    子。
JP4908488A 1988-03-01 1988-03-01 電荷転送素子 Pending JPH01222481A (ja)

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