JPH01218127A - Arithmetic circuit - Google Patents

Abstract

PURPOSE:To attain high speed processing of a logic circuit of low power consumption type and to execute logic operation almost without any delay by amplifying the change in the amplitude of a signal obtained by a logic processing section depending on a high transfer conductance characteristic of a MOSFET of a bipolar transistor(TR). CONSTITUTION:An input latch section LT comprising a CMOS inverter circuit, forming a complementary signal of an input signal and holding it, and a logic processing section LG comprising an N-MOS switch array turned on/off by the signal latched by the input latch section LT to apply logic operation are provided to the circuit. Then each section and an amplifier section comprising a common emitter bipolar TR and amplifying a logic output of a minute amplitude obtained from the logic processing section LG constitute the arithmetic circuit. Thus, high speed processing is attained without losing the advantage of the low power consumption of the arithmetic circuit.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路技術さらにはＣＭＯＳデバ
イスとバイポーラトランジスタからなる複合論理回路に
適用して特に有効な技術に関し、例えばマイクロコンピ
ュータの演算論理ユニットを構成する演算回路に利用し
て有効な技術に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to semiconductor integrated circuit technology and a technology that is particularly effective when applied to complex logic circuits consisting of CMOS devices and bipolar transistors, such as arithmetic logic in microcomputers. This invention relates to techniques that are effective when used in arithmetic circuits that constitute units.

〔従来の技術〕[Conventional technology]

ＣＭＯ８（相補型ＭＯ８）回路に比べて負荷駆動が大き
くかつバイポーラ論理回路に比べて消費電力の小さな論
理ゲート回路として、出力部をバイポーラトランジスタ
Ｑ、　、Ｑ、からなるトーテムポール型のバッファで構
成し、この出力部を制御する入力論理部ＬＧをＰ−ＭＯ
８Ｑ＋　−Ｑｔ　とＮ−ＭＯ８Ｑｓ　、Ｑ４　とで構成
した第４図に示すような複合論理ゲート回路（以下、Ｂ
ｉ−ＣＭＯ８論理回路と称する）が提案されている（日
経マグロウヒル社発行［日経エレクトロニクスＪ　１９
８５年８月１２日号、第１８８頁〜１８９頁参照）。As a logic gate circuit with larger load drive than a CMO8 (complementary MO8) circuit and lower power consumption than a bipolar logic circuit, the output section is configured with a totem-pole buffer consisting of bipolar transistors Q, ,Q. , the input logic unit LG that controls this output unit is P-MO
8Q+ -Qt and N-MO8Qs, Q4 as shown in FIG.
(referred to as i-CMO8 logic circuit) has been proposed (published by Nikkei McGraw-Hill [Nikkei Electronics J 19
(See August 12, 1985 issue, pages 188-189).

上記Ｂｉ−ＣＭＯ８論理回路は、負荷の大きな入出力バ
ッ７アやバスドライバ、クロックトライバ等に適用する
と、高速、低消費電力の利点を充分に活かすことができ
る。When the Bi-CMO8 logic circuit is applied to an input/output buffer, bus driver, clock driver, etc. with a large load, the advantages of high speed and low power consumption can be fully utilized.

ところで、本発明者らは、ＣＭＯＳマイクロコンビ二一
タの演算論蝉ユニットに、Ｂｉ−ＣＭＯ８論理回路を適
用することにより演算の高速化を図ることが可能か否か
検討した。By the way, the present inventors investigated whether it is possible to increase the speed of calculations by applying a Bi-CMO8 logic circuit to the calculation logic unit of a CMOS microcombinator.

なお、ＣＭＯ８回路化された演算論理ユニットは、例え
ば第５図に示すような、入力ラッチ部ＬＴと論理／出力
部Ｌ　Ｃｘ１０　Ｃとからなる演算回路を組み合わせろ
ことにより構成することができる。Note that the CMO8 circuit arithmetic logic unit can be constructed by combining arithmetic circuits consisting of an input latch section LT and a logic/output section LCx10C, as shown in FIG. 5, for example.

第５図に示す演算回路の真理値表は、表１及び表２に示
す通りである。The truth table of the arithmetic circuit shown in FIG. 5 is as shown in Tables 1 and 2.

表１．　　Ｆｉｇ、５に示す論理図において、Ｃ＝１゜
て＝００場合の真理値表 表２．Ｆｉｇ、５に示す論理図において、Ｃ＝Ｏ。Table 1. In the logic diagram shown in Fig. 5, the truth table for C=1°=00 is shown in Table 2. In the logic diagram shown in Fig. 5, C=O.

Ｃ＝１の場合の真理値表 〔発明が解決しようとする課題〕 上記ＣＭＯ８演算回路は、０Ｍ０８回路が６段縦続接続
されており、論理段数が大きい。例えば、入力信号Ｘに
基づいて出力信号人を形成するために、インバータエｖ
１．Ｉｖ２．工ｖ３及びＩｖ４、ＡＮＤゲーグーＮＤＩ
さらＫＮＯＲゲートＮ０ＲＩが縦続接続されている。た
だし、出力信号人によって駆動される負荷容量は一般に
非常に小さい。そのため、上記演算回路の演算速度は、
論理段数およびＣＭＯＳゲートのスピードによって律速
されてしま５゜従って、このような低負荷駆動用の演算
回路に単にＢｉ−ＣＭＯ８論理回路を適用しても演算速
度の高速化が図れないことが本発明者の検討によって明
らかになった。Truth table when C=1 [Problem to be solved by the invention] The CMO8 arithmetic circuit has six stages of 0M08 circuits connected in cascade, and has a large number of logic stages. For example, to form an output signal based on an input signal
1. Iv2. Engineering v3 and Iv4, AND Gamegoo NDI
Furthermore, KNOR gates N0RI are connected in cascade. However, the load capacitance driven by the output signal is generally very small. Therefore, the calculation speed of the above calculation circuit is
The speed is limited by the number of logic stages and the speed of the CMOS gate.Therefore, the present invention reveals that simply applying a Bi-CMO8 logic circuit to such a low-load drive arithmetic circuit cannot increase the arithmetic speed. This was revealed through a review by a person.

この発明の目的は、低消費電力型の演算回路の低消費電
力の利点を損なわずに高速化を図ることができろような
半導体集積回路技術を提供することにある。An object of the present invention is to provide a semiconductor integrated circuit technology that can increase the speed of a low power consumption type arithmetic circuit without sacrificing the advantage of low power consumption.

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添付図面から明らかに
なるであろう。The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.

〔課題を解決するための手段〕[Means to solve the problem]

本願において開示される発明のうち代表的なものの概要
な説明すれば、下記のとおりである。A brief explanation of typical inventions disclosed in this application is as follows.

すなわち、ＣＭＯＳインバータ回路からなり、入力信号
の相補信号を形成し保持する入力ラッチ部と、この入力
ラッチ部にラッチされた信号によりオン・オフされて論
理動作を行なうＮ−ＭＯＳスイッチアレイからなる論理
処理部と、エミッタ接地型バイポーラトランジスタから
なり上記論理処理部で得られた微小振幅の論理出力を増
幅する増幅部とによって演算回路を構成するものである
。In other words, it is a logic circuit consisting of an input latch section that is made up of a CMOS inverter circuit and forms and holds a complementary signal of the input signal, and an N-MOS switch array that performs a logical operation by being turned on and off by the signal latched in this input latch section. An arithmetic circuit is constituted by a processing section and an amplification section which is made up of a common emitter type bipolar transistor and amplifies the minute amplitude logic output obtained by the logic processing section.

〔作用〕[Effect]

上記した手段によれば、論理処理部で得られた信号の振
幅の変化が、バイポーラトランジスタの持つＭＯＳＦＥ
ＴのｇｍＫ相当する高い伝達コンダクタンス特性によっ
て増幅されるため、Ｎ−ＭＯＳスイッチアレイからなる
論理処理部における論理出力の振幅を小さくすることが
できるとともＫ、論理を１段で処理することができ、こ
れによって論理動作がほとんど遅延なく実行されろよう
にして、低消費電力型の論理回路の高速化を図るという
上記目的を達成することができる。According to the above-mentioned means, the change in the amplitude of the signal obtained by the logic processing section is caused by the MOSFE of the bipolar transistor.
Since it is amplified by the high transfer conductance characteristic equivalent to gmK of T, it is possible to reduce the amplitude of the logic output in the logic processing section consisting of an N-MOS switch array, and the logic can be processed in one stage. This allows logic operations to be executed with almost no delay, thereby achieving the above-mentioned objective of increasing the speed of a low-power consumption logic circuit.

〔実施例〕〔Example〕

第１図には、本発明に係る演算回路の一実施例が示され
ている。FIG. 1 shows an embodiment of an arithmetic circuit according to the present invention.

同図の各回路素子は、公知のＢｉ−ＣＭＯ８回路技術に
よって、例えば単結晶シリコンのような半導体基板上に
おいて形成される。また、第１図の演算回路は、例えば
１チツプのマイクロコンピュータもしくはマイクロプロ
セッサ等のＡＬＵ（演算論理ユニット）を構成する回路
として使用される。Each circuit element in the figure is formed on a semiconductor substrate such as single crystal silicon by a known Bi-CMO8 circuit technology. Further, the arithmetic circuit shown in FIG. 1 is used, for example, as a circuit constituting an ALU (arithmetic logic unit) of a one-chip microcomputer or microprocessor.

第１図に示す回路図の真理値表を表３及び表４に示す。Tables 3 and 4 show truth tables for the circuit diagram shown in FIG.

表３．第１図に示す回路図において、Ｃ＝１゜Ｃ＝００
場合の真理値表 表４．第１図に示す回路図において、Ｃ＝０゜Ｃ＝１の
場合の真理値表 上記表１に示す出力信号Ａ、Ｂの値と、上記表３に示す
出力信号Ａ、Ｂの値とは一致する。また、上記表２に示
す出力信号Ａ、Ｂの値と上記表４に示す出力信号Ａ、Ｂ
の値とが一致する。従って、第１図に示す演算回路は、
第５図に示す演算回路と同一の演算機能を有する。Table 3. In the circuit diagram shown in Figure 1, C=1°C=00
Truth table for case 4. In the circuit diagram shown in Figure 1, the truth table when C=0°C=1 What are the values of output signals A and B shown in Table 1 above and the values of output signals A and B shown in Table 3 above? Match. In addition, the values of the output signals A and B shown in Table 2 above and the output signals A and B shown in Table 4 above
matches the value of Therefore, the arithmetic circuit shown in FIG.
It has the same arithmetic function as the arithmetic circuit shown in FIG.

入力信号Ｘおよび信号Ｙは、各々ＣＭＯＳインバータＩ
Ｖ、、〜工ｖ１．からなる入力ラッチ回路ＬＴ１とＣＭ
ＯＳインバータエｖｔｌ−Ｉｖｏからなる入力ラッチ回
路ＬＴ２に入力されて、真レベルと偽レベルの信号Ｘ、
Ｘ、Ｙ、Ｙが形成されて保持されるようになっている。Input signal X and signal Y are each input to CMOS inverter I
V,...~engineering v1. An input latch circuit consisting of LT1 and CM
Input to the input latch circuit LT2 consisting of the OS inverter vtl-Ivo, true level and false level signals X,
X, Y, Y are formed and held.

なお、インバータエｖＩＩ〜工ｖ０のうち、Ｉ　Ｖｏ　
トＩ　Ｖｔｔ　、　ＩＶ、、　。In addition, among the inverters vII to v0, I Vo
Vtt, IV, .

工ｖ０はクロックド・インバータである。The device v0 is a clocked inverter.

上記入力ラッチ部の次段には、Ｎチャンネル形ＭＯ８Ｆ
ＥＴがマトリックス状に配設されてなるスイッチアレイ
からなる論理処理部ＬＧが設けられている。特に制限さ
れないが、この実施例では、２つのＮ−ＭＯＳが直列形
態に接続されてなるスイッチ列が１０本設けられており
、各スイッチ列のＮ−ＭＯＳのゲート端子に、上記入力
ラッチ回路ＬＴＩ、ＬＴ２で形成された真と偽の入力信
号ＸまたはＸおよびＹまたはＹがそれぞれ選択的に印加
されている。The next stage of the above input latch section is an N-channel MO8F
A logic processing unit LG is provided, which is a switch array in which ETs are arranged in a matrix. Although not particularly limited, in this embodiment, ten switch rows each having two N-MOS connected in series are provided, and the input latch circuit LTI is connected to the gate terminal of the N-MOS in each switch row. , LT2, true and false input signals X or X and Y or Y, respectively, are selectively applied.

そして、これらのスイッチ列のうち、トランジスタＱｕ
　＊　Ｑｔｔのスイッチ列と、Ｑｔｔ　ｅ　Ｑｔｔのス
イッチ列と、Ｑｔｔ　ｔ　Ｑｓｘのスイッチ列と、Ｑ４
１　＊Ｑ４□のスイッチ列と、Ｑｔｔ　ｔ　Ｑｔｔのス
イッチ列のソース側は共通のトランジスタＱｏ＋を介し
て回路の接地電位に接続されている。これとともに、ト
ランジスタＱｕ　＋　Ｑｔｔのスイッチ列と、ＱｔＩ＊
　Ｑｔｔのスイッチ列と、Ｑｔｔ　＊　Ｑｓｔのスイッ
チ列のドレイン側には次段のセンス回路ＳＡＩが接続さ
れている。ここで、トランジスタＱｌｌのゲートには信
号Ｘが、またＱｔｔのグー）Ｋは信号Ｙが印加されてい
る。そのため、上記スイッチ列Ｑｕ　ｌＱ＋ｔは、トラ
ンジスタＱＯ４がオン状態であることを条件に、信号Ｘ
、Ｙがともにハイレベルのときにのみ出力（ノードｎ、
のレベル）がロウレベルにされるＮＯＲ論理動作を行な
う。Of these switch rows, transistor Qu
* Qtt switch row, Qtt e Qtt switch row, Qtt t Qsx switch row, Q4
The source sides of the switch row of 1 *Q4□ and the switch row of Qtt t Qtt are connected to the ground potential of the circuit via a common transistor Qo+. Along with this, a switch row of transistors Qu + Qtt and QtI*
The next stage sense circuit SAI is connected to the drain sides of the Qtt switch row and the Qtt*Qst switch row. Here, a signal X is applied to the gate of the transistor Qll, and a signal Y is applied to the gate of the transistor Qtt. Therefore, the switch string QulQ+t is connected to the signal X on the condition that the transistor QO4 is in the on state.
, Y are both at high level (node n,
A NOR logic operation is performed in which the signal (level) is set to low level.

上記センス回路ＳＡＩ　　（ＳＡ２）は、論理処理部Ｌ
Ｇの出力ノードｎｔ（ｎｔ）にベース端子が接続された
エミッタ接地型のショットキ・バイポーラトランジスタ
Ｑ、、、　（Ｑ、、、）と、トランジスタＱＩＩ、（Ｑ
Ｉ！、）のベース端子と電源電圧端子ＶＣＣとの間に接
続されたＰチャンネルＭＯ８ＦＥＴＱｕｔ　（Ｑ　１ｔ
ｔ　）と、トランジスタＱｌ１１（Ｑｌ、Ｉ）のコレク
タ端子とＶＣＣとの間に接続されたＰ−ＭＯＳ　Ｆ　Ｅ
　Ｔ　Ｑｏａ　（Ｑ＋ｔｓ）とによって構成されている
。The sense circuit SAI (SA2) has a logic processing section L
A common-emitter Schottky bipolar transistor Q, , (Q, , ) whose base terminal is connected to the output node nt (nt) of G, and a transistor QII, (Q
I! , ) is connected between the base terminal of the P-channel MO8FET Qut (Q 1t
t) and a P-MOS F E connected between the collector terminal of the transistor Ql11 (Ql, I) and VCC.
T Qoa (Q+ts).

Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ＋＋ｔ（Ｑ＋ｔｔ　）とＱ、
、、　（Ｑ□３）はそのゲート端子に接地電位が印加さ
れて抵抗として作用するようにされている。ただし、そ
の抵抗値は、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑｏｔ　（Ｑ＋ｕ
　）が１０にΩ程度Ｋ、またＱｌｌｓ　（Ｑ＋！！　）
が２００〜３０００程度になるように設定されている。M OS F E T Q++t (Q+tt) and Q,
,, (Q□3) has a ground potential applied to its gate terminal so that it acts as a resistor. However, its resistance value is MOS FET Qot (Q+u
) is about Ω to 10K, and Qlls (Q+!!)
is set to be about 200 to 3000.

上記センス回路ＳＡＩ、ＳＡ２は、バイポーラトランジ
スタの高い伝達コンダクタンスを利用して、論理処理部
の出力をセンスして出力しているので、論理処理部ＬＧ
の出力が０〜０．８ｖのように低振幅であっても、振幅
の大きなほぼＣＭＯＳレベルの信号を次段へ出力するこ
とができる。The sense circuits SAI and SA2 use the high transfer conductance of the bipolar transistor to sense and output the output of the logic processing section, so the logic processing section LG
Even if the output has a low amplitude such as 0 to 0.8V, a signal with a large amplitude and almost a CMOS level can be output to the next stage.

また、論理処理部ＬＧの論理が１段で構成されていると
ともに、その出力振幅をＯ，ＳＶのような低振幅化でき
ることによって、演算回路の遅延時間を大幅に減らすこ
とができろ。すなわち、６段のＣＭＯＳゲートで構成さ
れていた第５図に示すような演算回路では、１ゲートあ
たりの遅延時間を２ｎｓ（ナノ秒）とすると、回路全体
でおよそ１２　ｎｓの遅延があったものが、上記実施例
の演算回路にあっては、ゲート２段からなる入力ラッチ
部で４ｎｓ、Ｎ−ＭＯＳアレイからなる論理処理部で０
．５ｎｓ、さらにバイポーラ型増幅部で０．５ｎｓの遅
延で済み、回路全体でおよそ５ｎｓの遅延時間が生じる
にすぎない。従って、従来のタイプの演算回路に比べて
本実施例の回路は約２倍の高速化が可能となる。Further, since the logic of the logic processing unit LG is configured in one stage and the output amplitude can be reduced to a low amplitude such as O or SV, the delay time of the arithmetic circuit can be significantly reduced. In other words, in an arithmetic circuit like the one shown in Figure 5, which was composed of six stages of CMOS gates, if the delay time per gate was 2 ns (nanoseconds), the entire circuit had a delay of approximately 12 ns. However, in the arithmetic circuit of the above embodiment, the input latch section consisting of two stages of gates takes 4 ns, and the logic processing section consisting of an N-MOS array takes 0 ns.
．． The delay time is only 5 ns, and further 0.5 ns in the bipolar amplifier section, resulting in a delay time of only about 5 ns in the entire circuit. Therefore, compared to the conventional type of arithmetic circuit, the circuit of this embodiment can be approximately twice as fast.

しかも、論理機能なＮ−ＭＯＳのスイッチアレイからな
る規則論理で実現しているため、上記実施例のようなＡ
ＮＤ論理やイクスクルーシブＯＲ論理以外の他の論理も
容易に実現することができる。そのため、演算回路の論
理設計が容易となる。Moreover, since it is realized using regular logic consisting of an N-MOS switch array with logical functions, A
Logics other than ND logic and exclusive OR logic can also be easily implemented. Therefore, the logic design of the arithmetic circuit becomes easy.

第２図に、この発明の他の実施例の回路図を示す。第２
図に示す回路図は第１図に示す回路図と同様、演算回路
を構成している。FIG. 2 shows a circuit diagram of another embodiment of the invention. Second
The circuit diagram shown in the figure constitutes an arithmetic circuit, similar to the circuit diagram shown in FIG.

第１図に示す演算回路と第２図に示す演算回路の相違は
、論理処理部の構成にある。第２図に示す論理部ＬＧ’
は６本のスイッチ列（Ｑｕ　−Ｑｕ　）　−（Ｑｌ１．
Ｑｔｆｆ）−・・・・・・−（Ｑｓｌ、Ｑａｔ）から構
成される。第２図に示す演算回路の真理値表を表５及び
表６に示す。The difference between the arithmetic circuit shown in FIG. 1 and the arithmetic circuit shown in FIG. 2 lies in the configuration of the logic processing section. Logic part LG' shown in FIG.
is a row of six switches (Qu − Qu ) −(Ql1.
Qtff)--(Qsl, Qat). Tables 5 and 6 show truth tables for the arithmetic circuit shown in FIG.

表５．第２図に示す回路図において、Ｃ＝１゜Ｃ＝Ｏの
場合の真理値表 表６．第２図に示す回路図において、Ｃ＝０゜Ｃ＝１の
場合の真理値表 表５の真理値表から明らかな様に、入力信号又。Table 5. In the circuit diagram shown in FIG. 2, the truth table for C=1°C=O is shown in Table 6. In the circuit diagram shown in FIG. 2, as is clear from truth table 5 in the case of C=0° and C=1, the input signal or

Ｙの値に対する出力信号Ａ、Ｂの値は、半加算回路の真
理値を表わしている。また、表６の真理値表から明らか
な様に、入力信号Ｘ、Ｙの値に対する出力信号Ａ、Ｂの
値は、半減算回路の真理値を表わしている。従って、第
２図の演算回路は制御信号Ｃ１Ｃによって加算機能と減
算機能を切り換えて実行できる。The values of output signals A and B for the value of Y represent the truth value of the half adder circuit. Furthermore, as is clear from the truth table in Table 6, the values of the output signals A and B with respect to the values of the input signals X and Y represent the truth values of the half subtraction circuit. Therefore, the arithmetic circuit shown in FIG. 2 can switch between an addition function and a subtraction function in response to the control signal C1C.

なお、上記実施例の半加算回路を用いて全加算回路を構
成する場合には、センス回路８人１．ＳＡ２の次段にキ
ャリー形成回路（桁上げ回路）と、上記と同様な半加算
回路を接続すればよい。Note that when a full adder circuit is constructed using the half adder circuit of the above embodiment, eight sense circuits 1. A carry forming circuit (carry circuit) and a half adder circuit similar to the above may be connected to the next stage of SA2.

第１図又は第２図に示す実施例では、演算回路の非動作
時にノードｎｌ　　（ｎ１’　）またはｎ、（ｎ！’）
の電位がハイレベルになっていると、バイポーラトラン
ジスタＱ１１、もしくはＱ＋ｔｔに定常電流が流れ続け
て消費電力が多くなるおそれがある。そこで、第３図に
示すようにバイポーラトランジスタＱＩＩＩ（Ｑ、、、
　）のベース・コレクタ間にＭＯ８ＦＥＴＱ１１４を接
続し、これをオン状態にさせることで、バイポーラトラ
ンジスタＱ１１．（Ｑｌ、１〕が飽和状態となることを
防止できる。これにより、コレクタ電流が定常的に流さ
れるのを防止して、消費電力を減らすことができる。In the embodiment shown in FIG. 1 or 2, when the arithmetic circuit is not operating, the node nl (n1') or n, (n!')
If the potential is at a high level, a steady current continues to flow through the bipolar transistor Q11 or Q+tt, which may increase power consumption. Therefore, as shown in FIG.
) by connecting MO8FETQ114 between the base and collector of bipolar transistors Q11.) and turning it on. (Ql, 1) can be prevented from becoming saturated. This can prevent the collector current from flowing constantly and reduce power consumption.

第６図は、この発明の他の実施例を示す要部回路図であ
る。論理処理部ＬＧ”は、ＭＯ８ＦＥＴＱ　ｕ　ｓ　Ｑ
＋ｔが縦続接続されて構成された第１のスイッチ列と、
ＭＯ８ＦＥＴＱ□、Ｑ□が縦続接続されて構成された第
２のスイッチ列と、ＭＯ８ＦＥ　Ｔ　Ｑｅｔ　−Ｑｓｔ
が縦続接続されて構成された第３のスイッチ列と、ＭＯ
Ｓ　Ｆ　Ｅ　Ｔ　Ｑ４１−　Ｑ４ｔが縦続接続されて構
成された第４のスイッチ列と、ＭＯ８Ｆ　Ｅ　Ｔ　Ｑ５
１　、Ｑ５！が縦続接続されて構成された第５のスイッ
チ列と、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑｅｔ　−Ｑｅｔが縦
続接続されて構成された第６のスイッチ列とを含む。上
記第１．第２及び第３のスイッチ列に電源電流を供給す
るために、そのドレインに電源電圧ＶＣＣが供給される
スイッチＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｏ＋が設けられる
。このスイッチＭＯ８ＦＥＴＱｏ＋のソースは上記トラ
ンジスタＱｕ　ｙ　Ｑｌ１　＋　Ｑｅｔのドレインに共
通に接続される。また、上記第４．第５及び第６のスイ
ッチ列に電源電流を供給するために、そのドレインに電
源電圧ＶＣＣが供給されるスイッチＭＯ８ＦＥＴＱｏｚ
が設けられる。このスイッチＭＯ８ＦＥＴＱｏｚのソー
スは、上記ＭＯ８Ｆ　Ｅ　Ｔ　Ｑ４１　、Ｑｅｔ及びＱ
ｅｔのドレインに共通に接続される。上記ＭＯＳ　Ｆ　
Ｅ　Ｔ　Ｑｅｔ及びＱ。、は、制御信号Ｃ及びでによっ
て選択的にオン状態とされる。これにより、演算機能の
切換が行なわれる。FIG. 6 is a main circuit diagram showing another embodiment of the present invention. The logic processing unit LG” is MO8FET Q u s Q
a first switch row configured by cascade-connecting +t;
A second switch row configured by cascading MO8FETQ□, Q□, and MO8FETQet-Qst
A third switch row configured by cascade-connecting MO
A fourth switch row configured by cascading S F E T Q41-Q4t and MO8F E T Q5
1, Q5! and a sixth switch row configured by cascading MOS FET Qet-Qet. Above 1st. In order to supply power supply current to the second and third switch rows, a switch MOS FET Qo+ is provided whose drain is supplied with the power supply voltage VCC. The source of this switch MO8FETQo+ is commonly connected to the drain of the transistor Qu y Ql1 + Qet. Also, the above 4. A switch MO8FETQoz whose drain is supplied with the power supply voltage VCC in order to supply the power supply current to the fifth and sixth switch rows.
is provided. The source of this switch MO8FETQoz is the above MO8FET Q41, Qet and Q
Commonly connected to the drains of et. Above MOS F
E T Qet and Q. , are selectively turned on by control signals C and . This causes switching of calculation functions.

ＭＯ８ＦＥＴＱｌ！、Ｑ４□のソースはノードｎ、″に
共通に接続され、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑｚｔ　、Ｑ
ｓｔ　、Ｑｓｔ及びＱｅｔのソースは、ノードｎ、″に
共通に接続される。上記ノードｎ１″上の信号はセンス
回路ＳＡＩ’により増幅され、出力信号Ｂが形成・され
る。また、上記ノードｎｆｆ１＃上の信号はセンス回路
ＳＡ２’により増幅され、出力信号人が形成される。第
６図に示す回路の入力信号Ｘ、Ｘ、Ｙ、Ｙと出力信号Ａ
。MO8FETQl! , Q4□ are commonly connected to node n,″, and M OS F E T Qzt ,Q
The sources of st, Qst and Qet are commonly connected to a node n,''. The signal on said node n1'' is amplified by a sense circuit SAI' to form an output signal B. Further, the signal on the node nff1# is amplified by the sense circuit SA2' to form an output signal. Input signals X, X, Y, Y and output signal A of the circuit shown in Figure 6
.

Ｂとの関係は、第２図に示す回路と一致する。センスア
ンプＳＡＩ’は、ノードｎ１″上の信号をそのベースに
受けるエミッタ接地型バイポーラトランジスタＱ１゜と
、このバイポーラトランジスタＱｓ。The relationship with B matches the circuit shown in FIG. The sense amplifier SAI' includes a common emitter bipolar transistor Q1° whose base receives the signal on the node n1'', and this bipolar transistor Qs.

のコレクタ負荷抵抗として設けられるＰチャンネル型Ｍ
Ｏ３ＦＥＴＱｚｔと、このバイポーラトランジスタＱ＋
ｏのコレクタ・ベース間に接続されるＮチャンネル型Ｍ
Ｏ８ＦＥＴＱｎとを含む。上記ＭＯ８ＦＥＴＱＩ２のド
レインとバイポーラトランジスタＱ＋ｏのコレクタとの
共通接続点から得られる出力信号は、インバータＩＶ、
’ｖ介して、上記ＭＯ３ＦＥＴＱｕのゲートに帰還され
ている。論理処理部ＬＧ“からノードｎ１″に駆動電流
が供給されろと、バイポーラトランジスタＱ、。がオン
状態となり、出力信号■はロウレベルとなる。これに応
じて、ハイレベルの信号Ｂを受けるＭＯ８ＦＥＴＱ＋＋
がオン状態となる。ＭＯ８ＦＥＴＱｏがオン状態となる
ので、バイポーラトランジスタＱ＋。P-channel type M provided as collector load resistance of
O3FETQzt and this bipolar transistor Q+
N-channel type M connected between the collector and base of o
O8FETQn. The output signal obtained from the common connection point between the drain of the MO8FET QI2 and the collector of the bipolar transistor Q+o is output from the inverter IV,
'v, and is fed back to the gate of the MO3FET Qu. A drive current is supplied from the logic processing unit LG" to the node n1" of the bipolar transistor Q. turns on, and the output signal ■ becomes low level. Accordingly, MO8FETQ++ receives high level signal B.
turns on. Since MO8FETQo is in the on state, bipolar transistor Q+.

が飽和状態となることはない。従って、バイポーラトラ
ンジスタＱ、。がオフ状態に変化する際の高速性が損な
われることがない。is never saturated. Therefore, the bipolar transistor Q,. The high speed when changing to the OFF state is not impaired.

ノード助“に駆動電流が供給されていない場合には、バ
イポーラトランジスタＱ１゜がオフ状態となり、出力信
号Ｂはハイレベルとなる。これに応じてロウレベルの出
力信号Ｂを受けるＭＯ８ＦＥＴＱＩＩがオフ状態となる
。なお、上記バイポーラトランジスタＱＩ０がオフ状態
とされることに応じて出力信号Ｂがハイレベルとされる
ためには、ＭＯＳ　Ｆ　Ｅ　Ｔ　Ｑ＋ｔのオン抵抗は比
較的高い値とされろ必要がある。なお、センスアンプ回
路ＳＡ２’の構成は、上記センスアンプ回路ＳＡＩ’と
同様の構成とされる。When no drive current is supplied to the node, the bipolar transistor Q1 is turned off, and the output signal B is at a high level. Accordingly, the MO8FET QII, which receives the low level output signal B, is turned off. Note that in order for the output signal B to be at a high level in response to the bipolar transistor QI0 being turned off, the on-resistance of the MOS FET Q+t must be set to a relatively high value. Note that the configuration of the sense amplifier circuit SA2' is similar to that of the sense amplifier circuit SAI'.

第６図に示す回路によれば、論理処理部ＬＧ”が非動作
時に、センスアンプ回路ＳＡＩ’、Ｓ人２′の低消費電
力化を図ることができろ。すなわち、制御信号Ｃ０Ｃが
共にロウレベルになる様な待機時には、ノードｎｌ”及
びｎｌ”には駆動電流が供給されないので、センスアン
プ回路ＳＡＩ’、ＳＡ２’を構成する各バイポーラトラ
ンジスタＱ　＋ｏ　＊　Ｑ？はオフ状態とされる。従っ
て、各センスアンプ回路ＳＡＩ’、ＳＡ２’において、
無駄な電力が消費されることがない。According to the circuit shown in FIG. 6, it is possible to reduce the power consumption of the sense amplifier circuits SAI' and S2' when the logic processing section LG" is not operating. That is, the control signal C0C is both at a low level. During standby, as shown in FIG. In each sense amplifier circuit SAI', SA2',
No unnecessary power is consumed.

なお、センスアンプ回路ＳＡＩ’（ＳＡ２’）において
、バイポーラトランジスタＱ、Ｏ（Ｑ、）のベースと接
地電位ＧＮＤとの間に、ベース電荷引きぬき用の抵抗手
段を設げてもよい。この抵抗手段を設けることにより、
バイポーラトランジスタＱ＋。Note that in the sense amplifier circuit SAI'(SA2'), a resistance means for drawing out base charges may be provided between the bases of the bipolar transistors Q, O (Q,) and the ground potential GND. By providing this resistance means,
Bipolar transistor Q+.

（Ｑ、）のオン状態からオフ状態へのスイッチングスピ
ードを向上させることができる。The switching speed of (Q,) from the on state to the off state can be improved.

第７図は、この発明に係る演算回路が適用される演算論
理ユニット人ＬＵを含むマイクロプロセッサのハードウ
ェア構成の一例が示されている。FIG. 7 shows an example of the hardware configuration of a microprocessor including an arithmetic logic unit LU to which the arithmetic circuit according to the present invention is applied.

この実施例のマイクロプロセッサは、マイクロプログラ
ム制御方式の制御部を備えている。すなわち、マイクロ
プロセッサを構成するＬＳＩチップ１内には、マイクロ
プログラムが格納されたマイクロＲＯＭ　（リード・オ
ンリ・メモリ）２が設けられている。マイクロＲＯＭ２
は、マイクロアドレス発生回路５によってアクセスされ
、マイクロプログラムを構成するマイクロ命令を順次出
力する。The microprocessor of this embodiment includes a control section using a microprogram control system. That is, an LSI chip 1 constituting a microprocessor is provided with a micro ROM (read only memory) 2 in which a micro program is stored. Micro ROM2
is accessed by the microaddress generation circuit 5 and sequentially outputs microinstructions constituting a microprogram.

マイクロアドレス発生回路５は、命令レジスタ３にフェ
ッチされたマクロ命令のコードを、命令デコーダ４でデ
コードした信号が供給される。マイクロアドレス発生回
路５はこの信号に基づいて対応するマイクロアドレスを
形成し、マイクロＲＯＭ２に供給する。これによって、
そのマクロ命令を実行する一連のマイクロ命令群の最初
の命令が読み出される。このマイクロ命令コードによっ
て、各種テンポラリレジスタやデータバッファ。The micro address generation circuit 5 is supplied with a signal obtained by decoding the code of the macro instruction fetched into the instruction register 3 by the instruction decoder 4. The microaddress generation circuit 5 forms a corresponding microaddress based on this signal and supplies it to the microROM 2. by this,
The first instruction in the series of microinstructions that executes the macroinstruction is read. This microinstruction code enables various temporary registers and data buffers.

演算論理ユニツ）ＡＬＵ、アドレス計算ユニットＡＵ等
からなる実行ユニット６等に対する制御信号が形成され
る。Control signals are generated for the execution unit 6, etc., which includes an arithmetic and logic unit (ALU), an address calculation unit AU, etc.

マクロ命令に対応する一連のマイクロ命令群のうち２番
目以降のマイクロ命令の読出しは、直前に読み出された
マイクロ命令のネクストアドレスフィールドのコードが
マイクロＲＯＭ２Ｖｃ供給されることより行なわれる。Reading of the second and subsequent microinstructions in a series of microinstructions corresponding to a macroinstruction is performed by supplying the code of the next address field of the microinstruction read immediately before to the microROM 2Vc.

すなわち、直前のマイクロ命令内のネクストアドレスを
保持するためのマイクロ命令ラッチ９が設けられ、その
出力とマイクロアドレス発生回路５からのアドレスとに
基づいて２番目以降のマイクロ命令の読出しが行なわれ
る。このようにして読出された一連のマイクロ命令は、
マイクロ命令デコーダ１０によってデコードされ、その
出力制御信号によって実行ユニット６が制御され、マク
ロ命令が実行される。That is, a microinstruction latch 9 is provided to hold the next address in the immediately preceding microinstruction, and based on its output and the address from the microaddress generation circuit 5, the second and subsequent microinstructions are read out. The series of microinstructions read in this way is
The macroinstruction is decoded by the microinstruction decoder 10, and the execution unit 6 is controlled by its output control signal to execute the macroinstruction.

この実施例では、特に制限されないが、バッファ記憶方
式が採用されており、マイクロプロセッサＬＳＩ内にキ
ャッシュメモリ７が設けられ、外部メモリ８内でのデー
タのうちアクセス頻度の高いプログラムデータがキャッ
シュメモリ７内に登録される。これによって、プログラ
ムの取込みが高速化される。In this embodiment, although not particularly limited, a buffer storage method is adopted, and a cache memory 7 is provided in the microprocessor LSI, and frequently accessed program data among the data in the external memory 8 is stored in the cache memory 7. registered within. This speeds up program import.

アドレス計算ユニツ）ＡＵは、オペランドのアドレスを
指定するための拡張部と、実行ユニット６内の所定のレ
ジスタ内の情報に基づいてオペランドのアドレスを計算
する。上記拡張部は命令デコーダ４でデコードされるこ
となく、拡張部専用レジスタ１１を介してアドレス計算
ユニットＡＵに供給される。また、オペランド指定部を
含む命令をデコードすることによって得られるアドレス
計算制御情報ＩＮＦによってアドレス計算ユニツ）ＡＵ
が制御される。Address Calculation Unit) The AU calculates the address of the operand based on an extension section for specifying the address of the operand and information in a predetermined register in the execution unit 6. The extension section is not decoded by the instruction decoder 4, but is supplied to the address calculation unit AU via the extension section dedicated register 11. In addition, address calculation control information INF obtained by decoding an instruction including an operand specification part is used to control the address calculation unit (AU).
is controlled.

以上説明したように本発明に係る演算回路は、ＣＭＯＳ
インバータ回路からなり、入力信号の相補信号を形成し
保持する入力ラッチ部と、この入力ラッチ部にラッチさ
れた信号によりオン・オフされて論理動作を行なうスイ
ッチアレイからなる論理処理部と、エミッタ接地型バイ
ポーラトランジスタからなり上記論理処理部で得られた
微小振幅の論理出力を増幅する増幅部とによって構成さ
れる。従って、論理処理部で得られた信号の振幅の変化
が、バイポーラトランジスタの持つ高い伝達コンダクタ
ンス特性によって増幅されるため、Ｎ−ＭＯＳアレイか
らなる論理処理部における論理出力の振幅を小さくする
ことができる。さらに、論理を１段で処理することがで
きる。従って、論理動作がほとんど遅延なく実行される
ようになって、論理回路の低消費電力を損なうことなく
高速化を図ることができるという効果が得られる。As explained above, the arithmetic circuit according to the present invention is a CMOS
An input latch section consisting of an inverter circuit that forms and holds a complementary signal to the input signal, a logic processing section consisting of a switch array that performs a logical operation by being turned on and off by the signal latched in this input latch section, and an emitter grounded and an amplification section which is made of a type bipolar transistor and amplifies the minute amplitude logic output obtained by the logic processing section. Therefore, the change in the amplitude of the signal obtained in the logic processing section is amplified by the high transfer conductance characteristic of the bipolar transistor, so it is possible to reduce the amplitude of the logic output in the logic processing section consisting of the N-MOS array. . Furthermore, logic can be processed in one stage. Therefore, the logic operation can be executed with almost no delay, and it is possible to achieve the effect of increasing the speed without sacrificing the low power consumption of the logic circuit.

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、上記実施例では
センス回路８人１゜ＳＡ２を構成するトランジスタＱｙ
＋　＋　Ｑｓ＋がショットキ型バイポーラトランジスタ
で構成されていると説明したが、ショットキ型に限定さ
れず通常のバイポーラトランジスタで構成することも可
能である。Although the invention made by the present inventor has been specifically explained above based on Examples, it goes without saying that the present invention is not limited to the above Examples and can be modified in various ways without departing from the gist thereof. Nor. For example, in the above embodiment, the transistors Qy constituting the 8 sense circuits 1°SA2
Although it has been explained that + + Qs+ is configured with a Schottky bipolar transistor, it is not limited to the Schottky type and can also be configured with a normal bipolar transistor.

以上の説明では主として本発明者によってなされた発明
ｔその背景となった利用分野であるマイクロコンピュー
タ等の演算論理ユニットを構成する演算回路に適用した
ものについて説明したが、この発明はそれに限定される
ものでなく、ＣＭＯ８回路化された論理集積回路におけ
る演算器および論理回路一般に利用することがで鎗る。In the above description, the invention made by the present inventor was mainly applied to an arithmetic circuit constituting an arithmetic logic unit of a microcomputer, which is the background field of application of the invention, but the present invention is not limited thereto. It can be used for arithmetic units and logic circuits in CMO8 logic integrated circuits in general.

〔発明の効果〕〔Effect of the invention〕

本願において開示される発明のうち代表的なものによっ
て得られろ効果を簡単に説明すれば下記のとおりである
。A brief explanation of the effects obtained by typical inventions disclosed in this application is as follows.

すなわち、ＣＭＯ８回路を用いて低消費電力化された演
算回路の消費電力を増加させることなく、演算速度を高
速化させることができる。That is, the calculation speed can be increased without increasing the power consumption of the calculation circuit whose power consumption has been reduced using the CMO8 circuit.

【図面の簡単な説明】 第１図は、本発明に係る演算回路の一実施例を示す回路
図、 第２図は、本発明に係る演算回路の他の実施例を示す回
路図、 第３図は、本発明に係る演算回路の増幅部の変形例を示
す回路図、 第４図は、Ｂｉ−ＣＭＯ８基本論理回路の一例を示す回
路図、 第５図は、本発明に先立って検討された演算論理ユニッ
ト用の演算回路の一例を示す回路図、第６図は、本発明
に係る演算回路の論理処理部と増幅部の一実施例を示す
回路図、 第７図は、本発明に係る演算回路が用いられるマイクロ
プロセッサの一例を示すブロック図である。 ＬＴＩ、２・・・入力ラッチ回路１，２、ＬＧ。 ＬＧ’、ＬＧ’−・・論理処理部、ＳＡ１．２，１’、
２’・・・センス回路１，２．１’、２’、１・・・Ｌ
ＳＩチップ、ＡＬＵ・・・演算論理ユニット、ＡＵ・・
・アドレス計算ユニット。 第　　　３　　因　　　　　　　第　　　４　　図尖 第　　　５　　図[Brief Description of the Drawings] Fig. 1 is a circuit diagram showing one embodiment of the arithmetic circuit according to the present invention; Fig. 2 is a circuit diagram showing another embodiment of the arithmetic circuit according to the present invention; FIG. 4 is a circuit diagram showing an example of a Bi-CMO8 basic logic circuit; FIG. FIG. 6 is a circuit diagram showing an example of an arithmetic circuit for an arithmetic logic unit according to the present invention; FIG. FIG. 2 is a block diagram showing an example of a microprocessor in which such an arithmetic circuit is used. LTI, 2...Input latch circuits 1, 2, LG. LG', LG'--Logic processing section, SA1.2,1',
2'...Sense circuit 1, 2.1', 2', 1...L
SI chip, ALU... Arithmetic logic unit, AU...
・Address calculation unit. 3rd cause, 4th figure, cusp, 5th figure

Claims (1)

【特許請求の範囲】 １、複数のＭＯＳＦＥＴが縦続接続されてなる第１のＭ
ＯＳＦＥＴ列と、 複数のＭＯＳＦＥＴが縦続接続されてなり上記第１のＭ
ＯＳＦＥＴ列の一端と他端にそれぞれその一端と他端が
接続されてなる第２のＭＯＳＦＥＴ列とを含み、 上記第１のＭＯＳＦＥＴ列の一端と上記第２のＭＯＳＦ
ＥＴ列の一端との共通接続点に第１の電源電圧レベルが
供給される論理処理手段と、上記第１のＭＯＳＦＥＴ列
の他端と上記第２のＭＯＳＦＥＴ列の他端との共通接続
点にそのベースが結合されたエミッタ接地型バイポーラ
トランジスタを含む増幅手段とを有することを特徴とす
る演算回路。 ２、上記増幅回路はさらに、上記エミッタ接地型バイポ
ーラトランジスタのコレクタにその一端が接続されその
他端に第２の電源電圧レベルが供給される抵抗手段を有
することを特徴とする特許請求の範囲第１項記載の演算
回路。 ３、上記第１の電源電圧レベルは接地電位レベルであり
、上記第２の電源電圧レベルは正の電源電圧レベルであ
ることを特徴とする特許請求の範囲第２項記載の演算回
路。 ４、上記増幅回路はさらに、上記エミッタ接地型バイポ
ーラトランジスタのコレクタにその一端が接続されその
他端に第１の電源電圧レベルが供給される抵抗手段を有
することを特徴とする特許請求の範囲第１項記載の演算
回路。 ５、上記第１の電源電圧レベルは正の電源電圧レベルで
あることを特徴とする特許請求の範囲第４項記載の演算
回路。[Claims] 1. A first M formed by cascading a plurality of MOSFETs;
An OSFET string and multiple MOSFETs are connected in cascade to form the first M
a second MOSFET string whose one end and the other end are connected to one end and the other end of the OSFET string, respectively, one end of the first MOSFET string and the second MOSFET string;
a logic processing means to which a first power supply voltage level is supplied to a common connection point with one end of the ET string, and a common connection point between the other end of the first MOSFET string and the other end of the second MOSFET string; and amplification means including a common emitter bipolar transistor whose bases are coupled together. 2. The amplifier circuit further comprises a resistor means, one end of which is connected to the collector of the emitter-grounded bipolar transistor, and the other end of which is supplied with a second power supply voltage level. Arithmetic circuit described in section. 3. The arithmetic circuit according to claim 2, wherein the first power supply voltage level is a ground potential level, and the second power supply voltage level is a positive power supply voltage level. 4. The amplifier circuit further includes a resistor means, one end of which is connected to the collector of the emitter-grounded bipolar transistor, and the other end of which is supplied with a first power supply voltage level. Arithmetic circuit described in section. 5. The arithmetic circuit according to claim 4, wherein the first power supply voltage level is a positive power supply voltage level.