JPH01215113A - Pulse signal detection circuit - Google Patents
Pulse signal detection circuitInfo
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- JPH01215113A JPH01215113A JP63040340A JP4034088A JPH01215113A JP H01215113 A JPH01215113 A JP H01215113A JP 63040340 A JP63040340 A JP 63040340A JP 4034088 A JP4034088 A JP 4034088A JP H01215113 A JPH01215113 A JP H01215113A
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Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、通信装置などに利用されるパルス信号検出回
路に関するものである。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a pulse signal detection circuit used in communication devices and the like.
（従来の技術）
通信装置などでは、通信相手の状態などがパルス信号に
よって通知されると共に、このパルス信号の検出のため
に専用の検出回路が設けらる場合がある。(Prior Art) In a communication device or the like, the status of a communication partner is notified by a pulse signal, and a dedicated detection circuit is sometimes provided for detecting this pulse signal.
このようなパルス信号検出回路は、第３図に示すように
、二人力ナンドゲート３１と、バッファ回路３２と、イ
ンバータ３３とで構成される。第４図の波形図に示すよ
うに、入力端子ＩＮに出現するパルス信号Ｐは、２人力
ナンドゲー）３１の一方の入力端子に供給されると共に
、バッファ回路３２によるτ時間の遅延とインバータ３
３による振幅の反転を受けたパルス信号Ｐ゛となってナ
ンドゲー）３１の他方の入力端子に供給される。As shown in FIG. 3, such a pulse signal detection circuit is composed of a two-man NAND gate 31, a buffer circuit 32, and an inverter 33. As shown in the waveform diagram of FIG. 4, the pulse signal P appearing at the input terminal IN is supplied to one input terminal of the two-man powered NAND game (Nando game) 31, and is delayed by
The pulse signal P' whose amplitude has been inverted by 3 is supplied to the other input terminal of the NAND game 31.
この結果、ナントゲート３１からは、パルス信号Ｐの立
上りと立下り部分においてバッファ回路３２による遅延
時間τの期間にわたってローに立下がるパルス検出信号
りが出力される。As a result, the Nant gate 31 outputs a pulse detection signal that falls to a low level during the delay time τ caused by the buffer circuit 32 at the rising and falling portions of the pulse signal P.
（発明が解決しようとする課題）
第３図に示した従来のパルス信号検出回路では、動作の
安定性を確保するために、バッファ回路３２で２０ｎｓ
もの大きな遅延時間を発生させなければならない場合が
ある。この場合、Ｉｎｓ程度の典型的な遅延時間を有す
るバッファ回路を２０個程度も縦列接続しなければなら
ず、部品価格と消費電力が増加するという問題がある。(Problems to be Solved by the Invention) In the conventional pulse signal detection circuit shown in FIG. 3, in order to ensure stability of operation, the buffer circuit 32
It may be necessary to incur a significant delay time. In this case, it is necessary to connect as many as 20 buffer circuits in series, each having a typical delay time of approximately Ins, resulting in a problem of increased component costs and power consumption.
また、遅延用のバッファ回路は本質的にアナログ回路で
あるから、特性のばらつ−きに伴う遅延時間のばらつき
により動作の安定性が損なわれるという問題もある。Further, since the delay buffer circuit is essentially an analog circuit, there is a problem that the stability of operation is impaired due to variations in delay time due to variations in characteristics.
（課題を解決するための手段）
本発明のパルス信号検出回路は、パルス信号の二値状態
をクロック信号に同期して保持する第１のフリップ・フ
ロップと、この第１のフリップ・フロップに保持中のパ
ルス信号の二値状態を上記クロック信号に同期して保持
する第２のフリップ・フロップと、これら第１．第２の
フリップ・フロップに保持中のパルス信号の二値状態の
組合せからこのパルス信号の出現を判定する判定回路と
を備え、アナログバッファによる遅延回路を使用するこ
となくにパルス信号の検出を可能とするように構成され
ている。(Means for Solving the Problems) The pulse signal detection circuit of the present invention includes a first flip-flop that holds the binary state of the pulse signal in synchronization with a clock signal, and a first flip-flop that holds the binary state of the pulse signal in synchronization with a clock signal. a second flip-flop that holds the binary state of the pulse signal in the first flip-flop in synchronization with the clock signal; A determination circuit that determines the appearance of a pulse signal from a combination of binary states of the pulse signal held in the second flip-flop makes it possible to detect a pulse signal without using a delay circuit using an analog buffer. It is configured so that.
以下、本発明の作用を実施例と共に詳細に説明する。Hereinafter, the operation of the present invention will be explained in detail together with examples.
（実施例）
第１図は、本発明の一実施例のパルス信号検出回路の構
成を示す回路図であり、ＩＮは検出対象のパルス信号Ｐ
の入力端子、１１．１２はＤフリップ・フロップ、１３
は排他的論理和ゲート、１４はクロック信号ＣＬＫの入
力端子、ＯＵＴは検出信号りの出力端子である。(Embodiment) FIG. 1 is a circuit diagram showing the configuration of a pulse signal detection circuit according to an embodiment of the present invention, IN is a pulse signal P to be detected.
input terminal, 11.12 is a D flip-flop, 13
14 is an input terminal for the clock signal CLK, and OUT is an output terminal for the detection signal.
第２図の波形図に示すように、入力端子ＩＮには、検出
対象のパルス信号Ｐが供給される。このパルス信号Ｐの
ハイへの立上りは、クロック信号の入力端子１４から供
給されるクロック信号ＣＬＫに同期してＤフリップ・フ
ロップ１１保持される。このＤフリップ・フロップ１１
に保持され、非反転出力端子Ｑから出力される二値信号
Ｐｉは、排他的論理和ゲート１３の一方の入力端子に供
給されると共に、クロック信号の入力端子１４から供給
されるクロック信号ＣＬＫに同期してＤフリップ・フロ
ップ１２に保持される。As shown in the waveform diagram of FIG. 2, a pulse signal P to be detected is supplied to the input terminal IN. The rise of this pulse signal P to high is held by the D flip-flop 11 in synchronization with the clock signal CLK supplied from the clock signal input terminal 14. This D flip-flop 11
The binary signal Pi held at It is synchronously held in the D flip-flop 12.
このＤフリップ・フロップ１２に保持され、反転出力端
子Ｑから出力される二値信号Ｐ２は、排他的論理和ゲー
）１３の他方の入力端子に供給される。こめ結果、排他
的論理和ゲート１３からは、パルス信号Ｐの立上りと下
上り部分においてそれぞれクロック信号ＣＬＫの１周期
にわたってローに立下がるパルス検出信号りが出力され
、出力端子ＯＵＴに出力される。１のパルス検出信号り
のローへの立下り時間幅を２０ｎｓ以上とするためには
、クロック信号ＣＬＫの周波数を５０ＭＨｚ以下とすれ
ばよい。The binary signal P2 held in this D flip-flop 12 and output from the inverting output terminal Q is supplied to the other input terminal of the exclusive OR game 13. As a result, the exclusive OR gate 13 outputs a pulse detection signal that falls low over one period of the clock signal CLK during the rising and falling portions of the pulse signal P, and is output to the output terminal OUT. In order to make the fall time width of one pulse detection signal low to 20 ns or more, the frequency of the clock signal CLK may be set to 50 MHz or less.
以上、前段と後段のフリップ・フロップの非反転出力と
反転出力の一致を排他的論理和ゲートで判定することに
よりパルス信号の立上りと立下りを検出する構成を例示
した。しかしながら、上記排他的論理和ゲートに代えて
ナントゲートを使用してもよい。要するに、２段接続の
Ｄフリップ・フロップにおいてパルス信号の立上りと立
下り部分で１クロック周期にわたって生ずる保持内容の
不一致を検出できるものであれば、他の適宜な論理回路
が適用可能である。The above has exemplified a configuration in which the rising and falling edges of a pulse signal are detected by determining whether the non-inverting output and the inverting output of the flip-flops in the front and rear stages match each other using an exclusive OR gate. However, a Nant gate may be used instead of the exclusive OR gate. In short, any other suitable logic circuit can be applied as long as it can detect the mismatch in held contents that occurs over one clock period at the rising and falling portions of a pulse signal in a two-stage connected D flip-flop.
また、パルス信号の出現と消滅を検出する構成を例示し
たが出現のみを検出する場合にも本発明を適用できる。Moreover, although the configuration for detecting the appearance and disappearance of a pulse signal has been exemplified, the present invention can also be applied to a case where only the appearance is detected.
（発明の効果）
以上詳細に説明したように、本発明のパルス信号検出回
路は、パルス信号の二値状態をクロック信号に同期して
保持する縦列配置の第１．第２ののフリップ・フロップ
と、これらフリップ・フロップに保持中のパルス信号の
二値状態の組合せからパルス信号の出現を検出する照合
回路とを備える構成であるから、遅延用のアナログバッ
ファを使用することなくパルス信号の検出が可能になる
。(Effects of the Invention) As described above in detail, the pulse signal detection circuit of the present invention has a first cascade arrangement that holds the binary state of a pulse signal in synchronization with a clock signal. Since the configuration includes a second flip-flop and a matching circuit that detects the appearance of a pulse signal from the combination of the binary states of the pulse signals held in these flip-flops, an analog buffer for delay is used. This makes it possible to detect pulse signals without having to do so.
この結果、比較的大きな時間幅の所望の検出信号をクロ
ック周波数の調整だけで簡単に発生させることが可能と
なり、部品価格と消費電力の低減、さらには安定性の向
上も実現できる。As a result, it is possible to easily generate a desired detection signal with a relatively large time width by simply adjusting the clock frequency, and it is also possible to reduce component costs and power consumption, as well as improve stability.
第１図は本発明の一実施例のパルス信号検出回路の構成
を示す回路図、第２図は第１図の検出回路の動作を説明
するための波形図、第３図は従来のパルス信号検出回路
の構成を示す回路図、第４図は第３図の検出回路の動作
を説明するための波形図である。
ＩＮ・・・検出対象のパルス信号Ｐの入力端子、１１・
・・第１のフリップ・フロップ、１２・・・第２のフリ
ップ・フロップ、−１３・・・排他的論理和ゲート、１
４・・・クロック信号ＣＬＫの入力端子、ＯＵＴ・・・
検出信号りの出力端子。FIG. 1 is a circuit diagram showing the configuration of a pulse signal detection circuit according to an embodiment of the present invention, FIG. 2 is a waveform diagram for explaining the operation of the detection circuit of FIG. 1, and FIG. 3 is a circuit diagram showing a conventional pulse signal detection circuit. FIG. 4 is a circuit diagram showing the configuration of the detection circuit, and FIG. 4 is a waveform diagram for explaining the operation of the detection circuit of FIG. 3. IN...Input terminal for pulse signal P to be detected, 11.
...First flip-flop, 12...Second flip-flop, -13...Exclusive OR gate, 1
4...Input terminal for clock signal CLK, OUT...
Output terminal for detection signal.
Claims (1)
る第１のフリップ・フロップと、 この第１のフリップ・フロップに保持中のパルス信号の
二値状態を前記クロック信号に同期して保持する第２の
フリップ・フロップと、 前記第１、第２のフリップ・フロップに保持中のパルス
信号の二値状態の組合せからこのパルス信号の出現を判
定する判定回路とを備えたことを特徴とするパルス信号
検出回路。[Claims] A first flip-flop that holds a binary state of a pulse signal in synchronization with a clock signal; and a determination circuit that determines the appearance of the pulse signal from a combination of binary states of the pulse signal held in the first and second flip-flops. A pulse signal detection circuit characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63040340A JPH01215113A (en) | 1988-02-23 | 1988-02-23 | Pulse signal detection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63040340A JPH01215113A (en) | 1988-02-23 | 1988-02-23 | Pulse signal detection circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01215113A true JPH01215113A (en) | 1989-08-29 |
Family
ID=12577900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63040340A Pending JPH01215113A (en) | 1988-02-23 | 1988-02-23 | Pulse signal detection circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01215113A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5856747A (en) * | 1995-11-15 | 1999-01-05 | Yazaki Corporation | Input signal determining method and apparatus |
| EP0942533A2 (en) * | 1998-03-13 | 1999-09-15 | Texas Instruments Limited | Circuit for Synchronisation |
| JP2006166254A (en) * | 2004-12-09 | 2006-06-22 | Oki Electric Ind Co Ltd | Input circuit |
| JPWO2005050844A1 (en) * | 2003-11-20 | 2007-06-14 | 株式会社アドバンテスト | Variable delay circuit |
-
1988
- 1988-02-23 JP JP63040340A patent/JPH01215113A/en active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5856747A (en) * | 1995-11-15 | 1999-01-05 | Yazaki Corporation | Input signal determining method and apparatus |
| EP0942533A2 (en) * | 1998-03-13 | 1999-09-15 | Texas Instruments Limited | Circuit for Synchronisation |
| EP0942533A3 (en) * | 1998-03-13 | 2004-04-14 | Texas Instruments Limited | Circuit for Synchronisation |
| JPWO2005050844A1 (en) * | 2003-11-20 | 2007-06-14 | 株式会社アドバンテスト | Variable delay circuit |
| JP2006166254A (en) * | 2004-12-09 | 2006-06-22 | Oki Electric Ind Co Ltd | Input circuit |
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