JPH01212029A - D/a converter - Google Patents

Abstract

PURPOSE:To decrease the difference between the maximum resistance and the minimum resistance by giving plural partial voltages of reference voltage to the gate of a field effect transistor(FET), controlling the level of a drain terminal to a power source voltage or a ground potential in response to each input bit to switch the FET and adding and outputting source currents. CONSTITUTION:Switches S1-S4 are controlled by using a digital data given to input terminals B1-B4 to control FETst1-t4 to be conductive or nonconductive. Thus, the current sum of a constant current flowing through the FET subjected to conduction control among the FETst1-t4 flows to the fly-back resistor R6 of an operational amplifier Q composing an adder to obtain the output voltage of V6, and since the resistance of adjacent components of a resistance plex connected to the gate circuit of the FETs has only to be varied by the multiple of 2<0.5>, the difference of resistance between the most significant bit and the least significant bit is suppressed to be small.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＤ／Ａコンバータ、特にデジタル信号を入力し
、アナログ電圧信号を出力するＤ／Ａコンバータに関す
るものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a D/A converter, and particularly to a D/A converter that inputs a digital signal and outputs an analog voltage signal.

［従来の技術］ 従来より、デジタル回路からアナログ回路へのインタフ
ェース回路として、Ｄ／Ａコンバータが広く用いられて
いる。従来より知られているＤ／Ａコンバータでは、入
力データのビット数に相当するスイッチと、このスイッ
チによって所定のタップ位置の電位を制御される重みづ
けされた抵抗回路網から構成される。抵抗回路網の抵抗
値は最上位ビットから最下位ビットに進むにつれて、倍
ずつ増加するように構成される。[Prior Art] Conventionally, D/A converters have been widely used as interface circuits from digital circuits to analog circuits. A conventionally known D/A converter is comprised of a switch corresponding to the number of bits of input data and a weighted resistor network whose potential at a predetermined tap position is controlled by the switch. The resistance value of the resistor network is configured to increase by a factor of two going from the most significant bit to the least significant bit.

［発明が解決しようとする課題］ しかし、上記のような従来の重み抵抗網を用いたＤ／Ａ
コンバータでは、ビット数が増加するに連れて抵抗の種
類がビット数分必要になるとともに、最上位および最下
位のビットのために用いる抵抗の抵抗値の差が非常に大
きくなってしまうという問題があった。[Problem to be solved by the invention] However, the D/A using the conventional weighted resistance network as described above
In converters, as the number of bits increases, the number of different types of resistors becomes necessary for the number of bits, and the difference in resistance value between the resistors used for the most significant and least significant bits becomes extremely large. there were.

本発明の課題は以上の問題を解決することである。The object of the present invention is to solve the above problems.

［課題を解決するための手段］ 以上の課題を解決するために、本発明においては、Ｄ／
Ａコンバータを基準電源に直列に接続された複数の分圧
抵抗と、これらの分圧抵抗の各分圧点の電位をゲートに
入力される複数の電界効果型トランジスタと、これらの
電界効果型トランジスタのドレインを入力される並列な
デジタルデータの各ビットの状態に応じて前記基準電源
の出力電圧または接地電圧のいずれかに接続する複数の
スイッチ手段と、前記電界効果型トランジスタのソース
から出力される電流を加算出力する手段から構成するこ
とにした。[Means for Solving the Problems] In order to solve the above problems, in the present invention, D/
The A converter consists of a plurality of voltage dividing resistors connected in series to a reference power supply, a plurality of field effect transistors whose gates receive the potential at each voltage dividing point of these voltage dividing resistors, and these field effect transistors. a plurality of switch means for connecting the drain of the field-effect transistor to either the output voltage of the reference power supply or the ground voltage according to the state of each bit of the input parallel digital data; It was decided to consist of means for adding and outputting current.

Ｅ作　用】 以上の構成によれば、入力デジタル信号のビット数分の
電界効果型トランジスタ（以下ＦＥＴという）を設け、
これらのＦＥＴのゲートに基準電源の複数の分圧を与え
、ＦＥＴのドレイン端子を各入力ビットに応じて電源電
圧または接地電位に制御して開閉し、ソース電流を加算
出力することにより、デジタルデータをアナログ電圧信
号に変換することができる。E-effect] According to the above configuration, field effect transistors (hereinafter referred to as FETs) are provided as many as the number of bits of the input digital signal,
By applying multiple divided voltages of the reference power supply to the gates of these FETs, controlling the drain terminals of the FETs to the power supply voltage or ground potential depending on each input bit to open and close them, and adding and outputting the source currents, digital data can be generated. can be converted into an analog voltage signal.

［実施例］ 以下１図面に示す実施例に基づき、本発明の詳細な説明
する。[Example] The present invention will be described in detail below based on an example shown in one drawing.

第１図は本発明を採用したＤ／Ａコンバータの構造を示
している。FIG. 1 shows the structure of a D/A converter employing the present invention.

第１図において符号Ｂ１〜Ｂ４で示されるものは４ビツ
トのデータ入力端子で、この入力端子から入力されたデ
ータは転送ゲートおよびインバータなどで構成されるス
イッチＳ１〜Ｓ４を制御する。ここで、入力端子Ｒ４側
にＭＳＢ　（最上位ビット）、端子Ｂｌ側にＬＳＢ　（
最下位ビット）が入力される。In FIG. 1, reference numerals B1 to B4 indicate 4-bit data input terminals, and data input from these input terminals controls switches S1 to S4, which are comprised of transfer gates, inverters, and the like. Here, the MSB (most significant bit) is on the input terminal R4 side, and the LSB (most significant bit) is on the terminal Bl side.
the least significant bit) is input.

各スイッチ回路Ｓ１〜Ｓ４の共通端子はＦＥＴｔｌ−ｔ
４のドレインにそれぞれ接続されている。また、各スイ
ッチ回路８１〜Ｓ４の一方の切換接点は接地され、他方
の切換接点には定電圧源Ｅの出力電圧が印加される。The common terminal of each switch circuit S1 to S4 is a FETtl-t
4 drains, respectively. Moreover, one switching contact of each switch circuit 81 to S4 is grounded, and the output voltage of the constant voltage source E is applied to the other switching contact.

ＦＥＴｔ　１〜ｔ４のソースは加算回路を構成するオペ
アンプＱの一入力端子に接続される。オペアンプＱの十
入力端子は接地され、−入力端子と出力端子の間には帰
還抵抗Ｒ６が接続されている。The sources of FETs t1 to t4 are connected to one input terminal of an operational amplifier Q forming an adder circuit. The 10 input terminal of the operational amplifier Q is grounded, and the feedback resistor R6 is connected between the - input terminal and the output terminal.

基準電源Ｅおよび接地間には直列接続された抵抗Ｒ１〜
Ｒ５が接続されており、各抵抗のタップ電位Ｖｌ〜Ｖ４
はそれぞれＦＥＴｔ　１〜ｔ４のゲートに印加される。A resistor R1~ is connected in series between the reference power supply E and the ground.
R5 is connected, and the tap potential of each resistor Vl~V4
are applied to the gates of FETs t1 to t4, respectively.

以上の構成において、ＦＥＴｔ　１〜ｔ４のドレイン〜
ソース間電圧Ｖｄｓがゲート電圧Ｖｇに対して非常に大
きい場合、ドレイン電流１ｄｓはドレイン〜ソース間電
圧Ｖｄｓに依存せず、ゲート電圧Ｖｇにのみ依存し、次
の式で与えられる定電流源が得られることが知られてい
る。In the above configuration, the drains of FETs t1 to t4
When the source voltage Vds is much larger than the gate voltage Vg, the drain current 1ds does not depend on the drain-source voltage Vds, but only on the gate voltage Vg, and a constant current source given by the following equation is obtained. It is known that

εはゲート酸化膜の誘電率 Ｗ、Ｌ、ＤはＦＥＴのゲートのそれぞれ幅、長さ、厚み
（形状定数） ｖｔｈはゲート酸化膜下のチャンネル形成のためのしき
い値電圧 （Ｖｇｓ−Ｖｔｈ）は実効ゲート電圧を示す。ε is the dielectric constant of the gate oxide film W, L, and D are the width, length, and thickness of the FET gate (shape constants), and vth is the threshold voltage for channel formation under the gate oxide film (Vgs-Vth). indicates the effective gate voltage.

従って、ＦＥＴｔ　１〜ｔ４のゲート部の形状定数Ｗ、
Ｌ、Ｄを同一にし、ゲート電圧Ｖｇとしきい値電圧ｖｔ
ｈをＶｇｓ＞＞Ｖｔｈとなるようにゲート電圧を設定す
れば、上記の（１）式よりＩ　ｄ　５ｃｓｔ：Ｖ　ｇ　
ｓ　２−（２）という関係が成り立つ、ＦＥＴｔ　１〜
ｔ４のドレイン電流を１ｄｓＬ−１ｔｉｓ４とすると、
Ｉｄｓｌ　：　Ｉｄｓ２　：　Ｉｄｓ３　：　Ｉｄｓ４
＝　２°：　２’：　２”：　２’を満足するＦＥＴｔ
　１〜ｔ４のゲート電圧ｖ１〜であればよい、従って、
抵抗Ｒ１−１４の関係は・・・（４） を満足すればよく、Ｒ２磯０．４１・Ｒ１，Ｒ３磯０．
６・Ｒ１，Ｒ４’、０，８３０Ｒ１となる。この程度の
抵抗値の差をＩＣ化することは容易である。Therefore, the shape constant W of the gate portion of FETs t1 to t4,
L and D are the same, gate voltage Vg and threshold voltage vt
If the gate voltage is set so that h is Vgs >> Vth, I d 5cst: V g from the above equation (1).
The relationship s2-(2) holds, FETt1~
If the drain current at t4 is 1dsL-1tis4,
Idsl: Ids2: Ids3: Ids4
= 2°: 2': 2'': FETt that satisfies 2'
It is sufficient that the gate voltage v1 is between 1 and t4. Therefore,
The relationship between the resistors R1-14 should satisfy the following (4): R2 iso0.41.R1, R3 iso0.41.
6.R1, R4', 0,830R1. It is easy to incorporate such a difference in resistance value into an IC.

また、抵抗Ｒ５はＦＥＴのドレイン〜ソース間電圧Ｖｄ
ｓとゲート電圧Ｖｇの関係をＶｄｓ＞＞Ｖｇに設定する
ことでＦＥＴの飽和特性を満足できる値に設定している
。In addition, the resistor R5 is the voltage Vd between the drain and source of the FET.
By setting the relationship between s and gate voltage Vg to be Vds>>Vg, the saturation characteristics of the FET are set to a value that satisfies them.

以上のような定数設定を行なうことによって、入力端子
Ｂ１〜Ｂ４に入力するデジタルデータによってスイッチ
５ＩＮＳ４を制御し、ＦＥＴｋｌ−ｔ４を導通または非
導通に制御することによって、加算器を構成するオペア
ンプＱの帰還抵抗Ｒ６にＦＥＴｔｌ−ｔ４の内、導通制
御されたＦＥＴを流れるそれぞれの定電流の加算電流が
流れることになり、出力電圧ｖ６を得ることができる。By setting the constants as described above, the switch 5INS4 is controlled by the digital data input to the input terminals B1 to B4, and the FET kl-t4 is controlled to be conductive or non-conductive, thereby controlling the operational amplifier Q that constitutes the adder. The sum of the constant currents flowing through the conduction-controlled FETs among the FETs tl-t4 flows through the feedback resistor R6, and an output voltage v6 can be obtained.

以上の構成によれば、（４）式で示したように、ＦＥＴ
のゲート回路に接続される抵抗網の隣りあった素子の抵
抗値はＦ倍ずつ変化すればよいから、従来例に比べて最
上位ビットと最下位ビット側の抵抗値の差を小さく抑え
ることができる。According to the above configuration, as shown in equation (4), the FET
Since the resistance values of adjacent elements in the resistor network connected to the gate circuit need only change by a factor of F, it is possible to suppress the difference in resistance values between the most significant bit and the least significant bit to a smaller value than in the conventional example. can.

第２図は同じ抵抗網を共有した２つのＤ／Ａコンバータ
を構成する例を示している。第２図の構成は第１図の構
成に′をつけて示した符号を持つ各素子を追加したもの
である０図から明らかなように、追加された回路は第１
図の回路のうち定電圧源および抵抗回路網を除いたもの
である。FIG. 2 shows an example of configuring two D/A converters that share the same resistance network. The configuration of FIG. 2 is the configuration of FIG.
This is the circuit shown in the figure, with the constant voltage source and resistor network removed.

追加回路のＦＥＴｔ　１　’〜ｔ４’のゲートはそれぞ
れＦＥＴｔｌ〜ｔ４のゲートと並列に接続されている。The gates of FETs t1' to t4' of the additional circuit are connected in parallel with the gates of FETs tl to t4, respectively.

このような構成によれば、ＦＥＴｔｌ−ｔ４とｔｌ’〜
ｔ４’のゲート形状定数を変更することで、それぞれ異
なる４ビツトのデジタルデータを入力し、それぞれ異な
る変換特性で出力電圧ｖ６、Ｖ６’を得ることができる
。According to such a configuration, FETs tl-t4 and tl'~
By changing the gate shape constant of t4', it is possible to input different 4-bit digital data and obtain output voltages v6 and V6' with different conversion characteristics.

周知のように、ＦＥＴの入力インピーダンスは非常に大
きいため、２つのＤ／Ａコンバータは互いに影響を受け
ることなく、正確な変換動作を行なうことができる。こ
の構成によれば、抵抗網が２つの回路で共有されるので
１回路のコストを低減できる利点がある。第２図と同様
の方法で、抵抗網を共有する変換回路の数をさらに増加
させることも可能である。As is well known, since the input impedance of the FET is very large, the two D/A converters can perform accurate conversion operations without being affected by each other. According to this configuration, since the resistance network is shared by two circuits, there is an advantage that the cost of one circuit can be reduced. It is also possible to further increase the number of converter circuits that share a resistor network in a manner similar to that of FIG.

第３図はさらに異なる実施例を示している。第３図の構
成は第１図の抵抗回路網に直列な抵抗ＲＯを追加したも
のである。第３図において、（１）式のしきい値電圧ｖ
ｔｈをｖＯとなるように抵抗ＲＯを設定することによっ
て、（１）式より Ｉｄｓ＝　　　ＣＶｇｓ−Ｖｔｈ）　　　２　　　　　
　　　　・・・　　（５）という関係が得られる。すな
わち、各ＦＥＴｔ１〜ｔ４のドレイン電流を実効ゲート
電圧（Ｖｇｓ−Ｖｔｈ）の自乗に比例させることかでき
、前述と同様の効果を得ることができる。FIG. 3 shows a further different embodiment. The configuration of FIG. 3 adds a series resistor RO to the resistor network of FIG. In FIG. 3, the threshold voltage v of equation (1)
By setting the resistor RO so that th becomes vO, from equation (1), Ids = CVgs - Vth) 2
... The following relationship (5) is obtained. That is, the drain current of each FET t1 to t4 can be made proportional to the square of the effective gate voltage (Vgs-Vth), and the same effect as described above can be obtained.

［発明の効果］ 以上から明らかなように、本発明によれば、Ｄ／Ａコン
バータを基準電源に直列に接続された複数の分圧抵抗と
、これらの分圧抵抗の各分圧点の電位をゲートに入力さ
れる複数の電界効果型トランジスタと、これらの電界効
果型トランジスタのドレインを入力される並列なデジタ
ルデータの゛各ビットの状態に応じて前記基準電源の出
力電圧または接地電圧のいずれかに接続する複数のスイ
ッチ手段と、前記電界効果型トランジスタのソースから
出力される電流を加算出力する手段から構成するように
しており、一方、ＦＥＴは飽和領域においてゲート電圧
に対するドレイン電流が実効ゲート電圧の２乗に比例す
るため、ビット数の 臂増加に伴う最大抵抗値と最低抵抗値の差を小さくする
ことができるという優れた効果がある。[Effects of the Invention] As is clear from the above, according to the present invention, the D/A converter has a plurality of voltage dividing resistors connected in series to a reference power supply, and the potential at each voltage dividing point of these voltage dividing resistors. A plurality of field-effect transistors are input to the gates of the field-effect transistors, and the drains of these field-effect transistors are connected to the parallel digital data input to either the output voltage of the reference power supply or the ground voltage depending on the state of each bit. The FET is configured to include a plurality of switch means connected to each other, and means for adding and outputting the current output from the source of the field effect transistor.On the other hand, in the saturation region of the FET, the drain current with respect to the gate voltage is equal to the effective gate voltage. Since it is proportional to the square of the voltage, it has the excellent effect of reducing the difference between the maximum resistance value and the minimum resistance value as the number of bits increases.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図〜第３図はそれぞれ本発明による異なるＤ／Ａコ
ンバータの構成を示した回路図である。 ＲＯ１Ｒ１〜Ｒ６、Ｒ１’〜Ｒ６’・・・抵抗Ｓ１〜５
４．５１’ん５４’・・・スイッチｔｌＮｔ４、ｔｌ’
〜ｔ４’・・・ＦＥＴＱ・・・オペアンプ Ｄ／Ａコ）バー７／１区ｆ各の1 to 3 are circuit diagrams showing different configurations of D/A converters according to the present invention. RO1R1~R6, R1'~R6'...Resistors S1~5
4.51'n54'...Switch tlNt4, tl'
~t4'...FETQ...Op amp D/A co) Bar 7/1 section f each

Claims (1)

【特許請求の範囲】[Claims] １）基準電源に直列に接続された複数の分圧抵抗と、こ
れらの分圧抵抗の各分圧点の電位をゲートに入力される
複数の電界効果型トランジスタと、これらの電界効果型
トランジスタのドレインを入力される並列なデジタルデ
ータの各ビットの状態に応じて前記基準電源の出力電圧
または接地電圧のいずれかに接続する複数のスイッチ手
段と、前記電界効果型トランジスタのソースから出力さ
れる電流を加算出力する手段から構成されたことを特徴
とするＤ／Ａコンバータ。1) A plurality of voltage dividing resistors connected in series to a reference power supply, a plurality of field effect transistors whose gates receive the potential at each voltage dividing point of these voltage dividing resistors, and the voltage of these field effect transistors. a plurality of switch means for connecting the drain to either the output voltage of the reference power supply or the ground voltage according to the state of each bit of input parallel digital data; and a current output from the source of the field effect transistor. A D/A converter comprising means for adding and outputting.