JPH01209833A - Data transmitter-receiver - Google Patents

Abstract

PURPOSE:To omit an exclusive transmission line for transmission and reception by adding a data of logical H to the head of the data, holding the level of the final and preceding stages to logic L and starting the conversion after the logic H is detected in the conversion to parallel data. CONSTITUTION:The transmission/reception timing is set according to a sampling clock CLs and a transfer clock CLt in common to the transmission/reception side generated from a transmission side 10 or a reception side 20 by a data transmitter-receiver 30. In case of the conversion to a serial data, a data validity display section 12 adding the data of logic H to the head of the serial data synchronously with the rise of the clock CLs and holding the final and preceding serial data to logic L is provided to the sender side 10. In case of conversion to the parallel data, a data reproduction instructing section 22 detecting the data of logic H and starting the conversion is provided to the reception side 20. A clock control section 8 sets the transmission/reception timing.

Description

【発明の詳細な説明】 〔概　要〕 データ送受装置、特に伝送すべきパラレルデータを一旦
シリアルデータに変換して伝送線上にバースト的に送出
し、受信側でこれを元のパラレルデータに変換するデー
タ送受信装置に関し、簡単な回路を付加゛するのみで良
く、かつ送受信制御のための専用の伝送線を用いる必要
のないデータ送受信装置を提供することを目的とし、送
信側（１０）においてパラレルデータをシリアルデータ
に変換し、バースト的に伝送線上に送出し、受信側（２
０）において、シリアルデータをパラレルデータに変換
し、送受信側に共通のサンプリングクロックおよび転送
クロックに従って送受信タイミングが設定されるデータ
送受信装置において、前記シリアルデータへの変換に際
し、前記サンプリングクロックの立上りに同期して、該
シリアルデータの先頭に論理“Ｈ”のデータを付加する
と共に該シリアルデータの終端以降を論理“Ｌ”に保持
するデータ有効期間表示部を前記送信側に設け、前記パ
ラレルデータへの変換に際し、前記論理“Ｈ”のデータ
を検出してから変換を開始せしめるデータ再生指示部を
前記受信側に設けるように構成する。[Detailed Description of the Invention] [Summary] A data transmitting/receiving device, in particular, converts parallel data to be transmitted into serial data, transmits it in bursts on a transmission line, and converts this into the original parallel data on the receiving side. The purpose of the present invention is to provide a data transmitting/receiving device that requires only the addition of a simple circuit and does not require the use of a dedicated transmission line for transmitting/receiving control. is converted into serial data, sent out on the transmission line in bursts, and sent to the receiving side (2
0), in a data transmitting/receiving device that converts serial data into parallel data and sets transmission/reception timing according to a sampling clock and a transfer clock common to the transmitting and receiving sides, when converting to the serial data, synchronization is performed with the rising edge of the sampling clock. Then, a data valid period display section is provided on the transmitting side that adds logic "H" data to the beginning of the serial data and holds the data after the end of the serial data at logic "L", and At the time of conversion, the reception side is provided with a data reproduction instruction section that starts conversion after detecting the logic "H" data.

〔産業上の利用分野〕[Industrial application field]

本発明はデータ送受装置、特に伝送すべきパラレルデー
タを一旦シリアルデータに変換して伝送線上にバースト
的に送出し、受信側でこれを元のパラレルデータに変換
するデータ送受信装置に関する。The present invention relates to a data transmitting/receiving device, and more particularly to a data transmitting/receiving device that once converts parallel data to be transmitted into serial data, sends it out on a transmission line in bursts, and converts it back to the original parallel data on the receiving side.

送信側から受信側へ多ビット（例えば８ビツト）のデー
タを送信する場合、８ビツトのパラレルデータとしてそ
のまま受信側に与える方がデータ処理上都合がよい、し
かしこの場合、送信側および受信側間の伝送線はビット
対応に多数本となり、これに使うコネクタも多ピンのも
のが必要となるからコストの面で不利を伴う。また装置
も大形化してしまう、そこで一般には、パラレルデータ
をシリアルデータに変換し、１本の伝送線を介し受信側
に送るということが行われている０本発明はこの種の伝
送手法を採り、かつバースト的なデータ伝送が行われる
データ送受信装置について言及する。When transmitting multi-bit data (e.g. 8 bits) from the transmitting side to the receiving side, it is more convenient for data processing to provide it as 8-bit parallel data to the receiving side as is. The number of transmission lines required for each bit is large, and the connectors used for these require a multi-pin connector, which is disadvantageous in terms of cost. In addition, the size of the device also increases, so generally parallel data is converted to serial data and sent to the receiving side via a single transmission line.The present invention utilizes this type of transmission method. The following describes a data transmitting/receiving device that performs data transmission and burst data transmission.

〔従来の技術〕[Conventional technology]

第８図は従来のデータ送受方法を説明するための一装置
例を示す図であり、データ送受信装置の送信側には信号
送信回路ｌが設けられ、受信側には多重化回路２が設け
られる。信号送信回路１内には、伝送すべきパラレルデ
ータＤＰＩ〜Ｄ？、、をシリアルデータＩ）ｓｔ〜Ｄｈ
に変換するパラレル／シリア（Ｐ／Ｓ）変換回路３、お
よびデータバリッド（Ｄ　Ｖ）信号発生回路４がある。FIG. 8 is a diagram showing an example of a device for explaining a conventional data transmission/reception method, in which a signal transmission circuit 1 is provided on the transmission side of the data transmission and reception device, and a multiplexing circuit 2 is provided on the reception side. . In the signal transmitting circuit 1, parallel data DPI to D? to be transmitted are stored. , , as serial data I)st~Dh
There is a parallel/serial (P/S) conversion circuit 3 for converting the data into a data valid (DV) signal, and a data valid (DV) signal generation circuit 4.

データバリ・ノド（Ｄ　Ｖ）とは、伝送線５上を伝送さ
れるシリアルデータＤ　Ｓ　Ｉ　””’　Ｄ　Ｓ　ｅの
有効部分を意味する。The data node (DV) refers to the effective portion of the serial data DSI transmitted on the transmission line 5.

伝送線５を介して受信したシリアルデータＤ３１〜Ｄ、
Ｒは、シリアル／パラレル（Ｓ／Ｐ）変換回路６で元の
パラレルデータに変換された後、フレーム構成回路７に
て所定のフレームフォーマ・ノドで、他の信号Ｓ−，Ｓ
ｂ等と共に多重化される。Serial data D31 to D received via the transmission line 5,
R is converted into original parallel data by a serial/parallel (S/P) conversion circuit 6, and then converted to other signals S-, S by a predetermined frame former node in a frame configuration circuit 7.
b, etc.

信号Ｓ１は例えば音声信号、信号れはデータ信号（ファ
クシミリ等）である、ただし、ここでの多重化は本発明
の要旨と関係がない。The signal S1 is, for example, an audio signal, and the signal S1 is a data signal (facsimile, etc.), however, multiplexing here is not relevant to the gist of the present invention.

データの送受信においては、送信側と受信側の送受信の
タイミングを設定すべく、両者に共通のクロック制御部
８が設けられ、サンプリングクロックＣＬ、および転送
クロックＣＬ　Ｌを出力する。In data transmission and reception, in order to set the timing of transmission and reception between the transmitting side and the receiving side, a common clock control unit 8 is provided on both sides, and outputs a sampling clock CL and a transfer clock CL_L.

なお、図では、共通のクロック制御部８が受信側に置か
れる例を示している。これより出力されるサンプリング
クロックＣＬ、および転送クロックＣｕｔは送信側のＤ
Ｖ信号発生回路４に入力され、これらのクロックをもと
にＤＶ倍信号生成される。Note that the figure shows an example in which the common clock control unit 8 is placed on the receiving side. The sampling clock CL and transfer clock Cut output from this are the D
The signals are input to the V signal generation circuit 4, and a DV multiplied signal is generated based on these clocks.

第９図は第８図中の要部の信号波形を示す図であり、既
述のデータＤＴ、すなわちシリアルデータＤ！１”Ｄｌ
ｎ　（ＤＰＩ−ＤＰＦＩと内容は全く同じ）と、データ
バリッド信号ＤＶと、転送クロックＣＬ　ｔ（周波数ｆ
ｔ）と、サンプリングクロックＣＬ。FIG. 9 is a diagram showing the signal waveforms of the main parts in FIG. 8, and shows the previously described data DT, that is, the serial data D! 1”Dl
n (contents are exactly the same as DPI-DPFI), data valid signal DV, and transfer clock CL t (frequency f
t) and a sampling clock CL.

（周波数ｆ、）とを示す。サンプリングクロックＣＬ、
が出力されると、データ転送可能であり、まずデータバ
リッド信号ＤＶを立上がらせ、これにあわせてシリアル
データＤ　Ｓ　ｌ　”’　Ｄ　＄　ｎを、転送クロック
ＣＬ、に同期して出力する。かくの如く、データバリッ
ド信号ＤＶは、バースト的（ｆｚ３’ｎｆｓ＋ｎは伝送
データのビット数）に伝送されるデータの先頭から終端
までを表示する。(frequency f,). sampling clock CL,
When is output, data transfer is possible, and first the data valid signal DV is raised, and in conjunction with this, the serial data D S l "' D $ n is output in synchronization with the transfer clock CL. The data valid signal DV indicates data transmitted in bursts (fz3'nfs+n is the number of bits of transmission data) from the beginning to the end.

第８図の受信側では、ＡＮＤゲート９の第１入力に信号
ＤＶを受け、その第２人力には、インバータ９′を経由
した転送クロックＣＬｔを受けて、シリアル／パラレル
変換のタイミングをＡＮＤゲート９の出力によって定め
る。インバータ９′は、転送クロックＣＬ、を反転し、
各ビットデータの真中を打ち抜くことができるようにし
ている。On the receiving side of FIG. 8, the first input of the AND gate 9 receives the signal DV, and the second input receives the transfer clock CLt via the inverter 9', and the timing of serial/parallel conversion is determined by the AND gate. Determined by the output of 9. The inverter 9' inverts the transfer clock CL,
The center of each bit data can be punched out.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

上述した従来のデータ送受信装置では、まずデータバリ
ッド信号ＤＶを伝送する専用の伝送線が必要であり、ハ
ードウェア上不利であるという問題がある。The conventional data transmitting/receiving device described above requires a dedicated transmission line for transmitting the data valid signal DV, which is disadvantageous in terms of hardware.

また、そのデータバリッド信号を生成するためのデータ
バリッド信号発生回路を特別に用意しなければならず、
しかもこの回路は、データのビット数が拡大（例えば３
２ビツト）したとき、ハードウェア量がかなり増大して
しまうという問題がある。In addition, a data valid signal generation circuit must be specially prepared to generate the data valid signal.
Moreover, this circuit can handle an expanded number of data bits (for example, 3
2 bits), the problem is that the amount of hardware increases considerably.

本発明は簡単な回路を付加するのみで良く、かつ送受信
制御のための専用の伝送線を用いる必要のないデータ送
受信装置を提供することを目的とするものである。SUMMARY OF THE INVENTION An object of the present invention is to provide a data transmitting/receiving device that requires only the addition of a simple circuit and does not require the use of a dedicated transmission line for transmitting/receiving control.

〔課題を解決するための手段〕[Means to solve the problem]

第１図は本発明に係る原理構成を示す図である。 FIG. 1 is a diagram showing the principle configuration according to the present invention.

送信側１０において、伝送すべきパラレルデータをパラ
レル／シリアル変換部（Ｐ／Ｓ）１１にてシリアルデー
タに変換し、バースト的に伝送線５上に送出し、受信側
２０において、前記シリアルデータをシリアル／パラレ
ル変換部（Ｓ／Ｐ）２１にてパラレルデータに変換し、
前記送信側１０または受信側２０のいずれかから発生さ
れる、送受信側に共通のサンプリングクロックＣＬ、お
よび転送クロックＣＬｔに従って送受信タイミングが設
定されるデータ送受信装置３０であり、ここにおいて前
記シリアルデータへの変換に際し、前記サンプリングク
ロックＣＬ、の立上りに同期して、該シリアルデータの
先頭に論理″Ｈ”のデータを付加すると共に該シリアル
データの終端以降を論理“Ｌ”に保持するデータ有効期
間表示部１２を前記送信側１０に設け、 前記パラレルデータへの変換に際し、前記論理“Ｈ”の
データを検出してから変換を開始せしめるデータ再生指
示部２２を前記受信側２０に設ける。クロック制御部８
は前述した送受信タイミングを設定するものであり、従
来から存在する。On the transmitting side 10, parallel data to be transmitted is converted into serial data by a parallel/serial converter (P/S) 11, and sent out on the transmission line 5 in a burst manner.The receiving side 20 converts the serial data into serial data. Convert to parallel data in serial/parallel converter (S/P) 21,
A data transmitting/receiving device 30 in which transmission and reception timing is set according to a sampling clock CL common to the transmitting and receiving sides and a transfer clock CLt generated from either the transmitting side 10 or the receiving side 20, and here, At the time of conversion, a data valid period display unit adds logic "H" data to the beginning of the serial data in synchronization with the rising edge of the sampling clock CL, and holds data after the end of the serial data at logic "L". 12 is provided on the transmitting side 10, and a data reproduction instruction section 22 is provided on the receiving side 20 for starting conversion after detecting the logical "H" data when converting to the parallel data. Clock control section 8
is for setting the above-mentioned transmission/reception timing, and has existed from the past.

〔作　用〕[For production]

第２図は第１図の要部の信号波形を示す図であり、従来
の波形（第９図）に比して、論理“Ｈ”（ｈｉｇｈ）の
データが付加されると共に、シリアルデータの終端以降
が論理“Ｌ”（ｌｏｗ）に保持される点が従来と異なる
。なお、従来における終端以降はＨ″でも“Ｌｌでも構
わない（ｄｏｎ’ｔ　ｃａｒｅ）。FIG. 2 is a diagram showing the signal waveform of the main part of FIG. 1. Compared to the conventional waveform (FIG. 9), logic "H" (high) data is added and serial data It differs from the conventional method in that the logic after the terminal end is held at logic "L" (low). Note that in the conventional case, after the termination, it does not matter whether it is H'' or "Ll"(don't care).

本発明では、論理“Ｌ”に保持することにより、次に再
び現れる最初の“Ｈ”が必ずシリアルデータの先頭であ
ることを保証する。すなわち、データの初めの“Ｈ”の
付加と、その終わりの“Ｌ”の付加とにより、従来のデ
ータバリッド信号発生回路４を不要にする。またこれに
伴いＤＶ専用の伝送線も不要にする。In the present invention, by holding the logic "L", it is guaranteed that the first "H" that appears next is always the beginning of the serial data. That is, by adding "H" at the beginning of the data and adding "L" at the end, the conventional data valid signal generation circuit 4 is no longer necessary. This also eliminates the need for a DV-dedicated transmission line.

ここにデータの初めのＨ”の付加と、その終りの“Ｌ”
の付加は簡単な回路で実現でき、受信側で、その°Ｈ”
を検出してシリアル／パラレル変換を開始することも、
簡単な回路で実現できる（後述）。Here, add “H” at the beginning of the data and “L” at the end.
The addition of °H” can be realized with a simple circuit, and the receiving side
It is also possible to start serial/parallel conversion by detecting
This can be achieved with a simple circuit (described later).

〔実施例〕〔Example〕

第３図は本発明のデータ送受信装置の一応用例を示す図
であり、既述の第８図に相当する。すなわち送信側は信
号送信回路ｌであり、受信側は多重化回路２である。動
作は、第１．２図および第８図の説明より明らかである
。FIG. 3 is a diagram showing an application example of the data transmitting/receiving device of the present invention, and corresponds to FIG. 8 described above. That is, the transmitting side is the signal transmitting circuit 1, and the receiving side is the multiplexing circuit 2. The operation is clear from the description of FIGS. 1.2 and 8.

第４図は第３図における送信側要部の具体例を示す回路
図である０本図において、４１はパラレル／シリアル変
換回路であり、パラレルデータＤｒｔ”Ｄｐ、をシリア
ルデータに変換するレジスタである。このレジスタはシ
フト／ロード端子Ｓ／Ｌを備え、例えば“Ｈ”入力でデ
ータのロードを行い、“Ｌ”入力でデータのシフトを行
う、シフト出力はＱ、端子より送出される。またこのレ
ジスタ（４１）はクロック端子ＧＫを備え、転送クロッ
クＣＬ、でシフトする。さらにシリアル入力端子ＳＩは
接地される（ＧＮＤ）。転送クロックＣＬｔは、サンプ
リングクロックＣＬ、と共にフリップフロップ４２にも
入力され、その百出力はＮＡＮＤゲート４３の一方の入
力に接続される。　ＮＡＮＤゲート４３の出力はシフト
／ロード端子Ｓ／Ｌに接続される。なお、ここまでの構
成は、市販のＩＣでも実現できる。FIG. 4 is a circuit diagram showing a specific example of the main part on the transmitting side in FIG. This register is equipped with a shift/load terminal S/L, and for example, data is loaded with an "H" input, data is shifted with an "L" input, and the shift output is sent from the Q terminal. This register (41) is provided with a clock terminal GK, and is shifted by a transfer clock CL.Furthermore, the serial input terminal SI is grounded (GND).The transfer clock CLt is also input to the flip-flop 42 together with the sampling clock CL. , its 100 output is connected to one input of the NAND gate 43. The output of the NAND gate 43 is connected to the shift/load terminal S/L.The configuration up to this point can also be realized with a commercially available IC.

Ｑ８端子からのシリアルデータは、インバータ４４およ
びＮＡＮＤゲート４５を通して伝送線５に送出される。Serial data from the Q8 terminal is sent to the transmission line 5 through an inverter 44 and a NAND gate 45.

以上により、第３図の回路部分１１と１２が実現される
。As described above, circuit portions 11 and 12 in FIG. 3 are realized.

第５図は第４図における要部の信号波形を示す図であり
、サンプリングクロックＣＬ、の立上りで、シフト／ロ
ード端子Ｓ／Ｌの入力が、“Ｈ”から“Ｌｏへ変化し、
ＨＡＮＤゲート４５の出力は“Ｈ″となる。この“Ｈ″
が、伝送すべきデータＤＴ、すなわちシリアルデータＤ
□〜ＤＳａの先頭に付加される。この“Ｈ”は次の転送
クロック　　、ＣＬｔの立上りで消滅し、同時にシリア
ルデータＤｓｌ”’Ｄｓａが出力され始める。レジスタ
（４１）のシリアル入力端子Ｓｌが接地（ＧＮＤ）であ
ることから、データＤ、７以後は、ノイズ等で誤ってデ
ータ“１”が混入しない限り、“Ｌ”が保持される。FIG. 5 is a diagram showing the signal waveform of the main part in FIG. 4. At the rising edge of the sampling clock CL, the input of the shift/load terminal S/L changes from "H" to "Lo".
The output of the HAND gate 45 becomes "H". This “H”
is the data DT to be transmitted, that is, the serial data D
□~Added to the beginning of DSa. This "H" disappears at the rising edge of the next transfer clock, CLt, and at the same time, serial data Dsl'''Dsa starts to be output.Since the serial input terminal Sl of the register (41) is grounded (GND), the data D , 7 and thereafter, "L" is held unless data "1" is erroneously mixed in due to noise or the like.

第６図は第３図における受信側要部の具体例を示す回路
図であり、シリアルデータ１）ｓ＋〜Ｄｌａをパラレル
データに変換するための、レジスタからなるシリアル／
パラレル変換回路６１と、３段縦属接続のフリップフロ
ップ６２　、６３および６４とインバータ６５からなる
。これらの入力はシリアルデータＯＳｔ〜Ｄｓ７と転送
クロックＣＬ　ｔのみである。以上により第３図の回路
部分２１　、２２が実現される。なお、レジスタ（６１
）は、シフトによりオーバーフローするデータの出力端
子であるＱ′。FIG. 6 is a circuit diagram showing a specific example of the main part on the receiving side in FIG.
It consists of a parallel conversion circuit 61, three stages of cascade-connected flip-flops 62, 63, and 64, and an inverter 65. These inputs are only serial data OSt to Ds7 and transfer clock CLt. As described above, the circuit portions 21 and 22 shown in FIG. 3 are realized. In addition, the register (61
) is Q', which is an output terminal for data that overflows due to the shift.

端子と、レジスタの内容をクリアするクリア端子５ＣＬ
Ｒと、レジスタの内容を読み出すクロックが入力される
読出しクロック入力端子ＲＣＫと、レジスタ内へデータ
をシフトインするクロックが入力されるシフトクロック
入力端子５ＲＣＫと、シリアルデータが印加されるシリ
アルデータ入力端子ＳＥＲとを備える。Clear terminal 5CL to clear the contents of the terminal and register
R, a read clock input terminal RCK to which a clock to read the contents of the register is input, a shift clock input terminal 5RCK to which a clock to shift data into the register is input, and a serial data input terminal to which serial data is applied. SER.

第７図は第６図における要部の信号波形を示す図であり
、転送クロックＣＬ　ｔに同期して、入力データＤＴ、
すなわち先頭“Ｈ”を付したシリアルデータＤ８．’−
ｗＤ、、がレジスタ（６１）内に入力される。そして、
ｎ＝９とすると８ビット分遅れて、転送クロックＣＬ、
の１つのクロック７１の立上りでＱ′ｏ端子より、′Ｈ
″ｌ　Ｉ）ｓ＋　、　Ｄｓｚｌ＊ｊがオーバーフローす
る。′これが第１段フリップフロップ６２に入力され、
さらに次の転送クロック７２の立下り（インバータ６５
により立上りとなる）で、第２段フリップフロップ６３
のＱ出力より、端子ＲＣＫヘパルス７３（＝′Ｈ”）を
印加する。FIG. 7 is a diagram showing the signal waveforms of the main parts in FIG. 6, in which the input data DT,
That is, serial data D8. with "H" added at the beginning. '−
wD, , is input into the register (61). and,
If n=9, the transfer clock CL is delayed by 8 bits.
'H from the Q'o terminal at the rising edge of one clock 71 of
``I)s+, Dszl*j overflows.'This is input to the first stage flip-flop 62,
Furthermore, the falling edge of the next transfer clock 72 (inverter 65
), the second stage flip-flop 63
A pulse 73 (='H'') is applied to the terminal RCK from the Q output of.

このパルス７３によりレジスタ（６１）の内容が一度に
パラレルデータＤ□〜Ｄ７として読み出され、目的が達
成される。さらに次の転送クロック７４の立下り（イン
バータ６５により立上りとなる）で、第３段フリップフ
ロップ６４の百出力より、Ｑ′工端子からの信号が反転
されて、“Ｌ”＝Ｄ□→ＯＳｔ→の如く現れ、その最初
の“Ｌ”で端子５ＣＬＲを介し、レジスタ（６１）の内
容をクリアする。This pulse 73 causes the contents of the register (61) to be read out at once as parallel data D□ to D7, achieving the purpose. Furthermore, at the next falling edge of the transfer clock 74 (increased to rising edge by the inverter 65), the signal from the Q' terminal is inverted from the 100 output of the third stage flip-flop 64, and "L" = D□→OSt → appears, and the first "L" clears the contents of the register (61) via the terminal 5CLR.

【発明の効果〕 以上説明したように本発明によれば、従来に比して大幅
にハードウェアを簡素化したデータ送受信装置が実現さ
れる。また、取扱う、データのビット数ｎが、ｎ＝８か
ら、例えばｎ＝３２に拡大されたとしても、第４図およ
び第６図の各レジスタ（４１および６１）のビット段数
をそれに合わせて増加するだけで良く、その他の大幅な
ハードウェアの変更は要しない。[Effects of the Invention] As described above, according to the present invention, a data transmitting/receiving device whose hardware is significantly simplified compared to the prior art is realized. Also, even if the number of data bits n to be handled is expanded from n = 8 to n = 32, for example, the number of bit stages of each register (41 and 61) in Figures 4 and 6 will be increased accordingly. No other major hardware changes are required.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明に係る原理構成を示す図、第２図は第１
図の要部の信号波形を示す図、第３図は本発明のデータ
送受信装置の一応用例を示す図、 第４図は第３図における送信側要部の具体例を示す回路
図、 第５図は第４図における要部の信号波形を示す図、 第６図は第３図における受信側要部の具体例を示す回路
図、 第７図は第６図における要部の信号波形を示す図、 第８図は従来のデータ送受方法を説明するための一装置
例を示す図、 第９図は第８図中の要部の信号波形を示す図である。 図において、 ５・・・伝送線、　　　　　８・・・クロック制御部、
１０・・・送信側、 １１・・・パラレル／シリアル変換部、１２・・・デー
タ有効期間表示部、 ２０・・・受信側、 ２１・・・シリアル／パラレル変換部、２２・・・デー
タ再生指示部、 ３０・・・データ送受信装置、 ＣＬ、・・・転送クロック、 ＣＬ、・・・サンプリングクロック、 ＤＴ・・・データ。 ＯＴ　　−ｒ町ｊ７ココΣ１【】ズΣＵで５＝ｒ二１１
１−１　　　　Ｄ、、　　　　　１％ＬＩＩ−−−第１
図の一部の信号波形を示す図 纂２　回 本発明のデータ送受信装置の一応用例を示す同第３回 １２・　・データ有効期間表示部 ２２・　・データ再生指示部 第３図における送信側要部の具体例を示す回路図第４目 ｏ、２　　　　ＤＰ２− 第４図における要部の信号波形を示す図第５０ 第３図における受信側要部の具体例を示す回路図＄６目 従来のデータ送受方法を説明す るだめの一装置例を示す図 第８国FIG. 1 is a diagram showing the principle configuration according to the present invention, and FIG.
3 is a diagram showing an example of application of the data transmitting/receiving device of the present invention; FIG. 4 is a circuit diagram showing a specific example of the main part on the transmitting side in FIG. 3; The figure shows the signal waveform of the main part in Fig. 4. Figure 6 is a circuit diagram showing a specific example of the main part on the receiving side in Fig. 3. Figure 7 shows the signal waveform of the main part in Fig. 6. FIG. 8 is a diagram showing an example of a device for explaining a conventional data transmission/reception method, and FIG. 9 is a diagram showing signal waveforms of main parts in FIG. In the figure, 5... transmission line, 8... clock control section,
DESCRIPTION OF SYMBOLS 10... Transmission side, 11... Parallel/serial conversion section, 12... Data validity period display section, 20... Receiving side, 21... Serial/parallel conversion section, 22... Data reproduction Instruction unit, 30...Data transmitting/receiving device, CL,...Transfer clock, CL,...Sampling clock, DT...Data. OT - r town j7 here Σ1 [ ]'s ΣU 5=r211
1-1 D,, 1% LII --- 1st
Part 2 of the diagram showing some signal waveforms in the figure; Part 3 showing an application example of the data transmitting/receiving device of the present invention; 4th circuit diagram showing a specific example of the main part of the receiving side in FIG. Diagram 8 showing an example of a device to explain the data transmission and reception method

Claims (1)

【特許請求の範囲】 １、送信側（１０）において、伝送すべきパラレルデー
タをパラレル／シリアル変換部（１１）にてシリアルデ
ータに変換し、バースト的に伝送線（５）上に送出し、
受信側（２０）において、前記シリアルデータをシリア
ル／パラレル変換部（２１）にてパラレルデータに変換
し、前記送信側（１０）または受信側（２０）のいずれ
かから発生される、送受信側に共通のサンプリングクロ
ック（ＣＬ＿ｓ）および転送クロック（ＣＬ＿ｔ）に従
って送受信タイミングが設定されるデータ送受信装置に
おいて、前記シリアルデータへの変換に際し、前記サン
プリングクロック（ＣＬ＿ｓ）の立上りに同期して、該
シリアルデータの先頭に論理“Ｈ”のデータを付加する
と共に該シリアルデータの終端以降を論理“Ｌ”に保持
するデータ有効期間表示部（１２）を前記送信側（１０
）に設け、 前記パラレルデータへの変換に際し、前記論理“Ｈ”の
データを検出してから変換を開始せしめるデータ再生指
示部（２２）を前記受信側（２０）に設けることを特徴
とするデータ送受信装置。 ２、送信側（１０）のパラレル／シリアル変換部（１１
）は、レジスタよりなるパラレル／シリアル変換回路（
４１）で構成し、該レジスタのシフト／ロード端子（Ｓ
／Ｌ）に、サンプリングクロック（ＣＬ＿ｓ）および転
送クロック（ＣＬ＿ｔ）から生成したシフト／ロード信
号を入力したとき、該レジスタのシリアルデータ出力端
子（Ｑ＿Ｈ）の出力を論理“Ｈ”のデータにする論理ゲ
ート（４５）を有する請求項１記載のデータ送受信装置
。 ３、受信側（２０）のシリアル／パラレル変換部（２１
）は、レジスタよりなるシリアル／パラレル変換回路（
６１）で構成し、該レジスタは、該レジスタにシリアル
データを入力する端子（ＳＥＲ）と、該レジスタ内のデ
ータのシフトによりオーバーフローするデータの出力端
子（Ｑ′＿Ｈ）とを備え、さらに該レジスタは該レジス
タ内のデータを一時に読み出すための端子（ＲＣＫ）と
、読出し後の該レジスタの内容をクリアする端子（ＳＣ
ＬＲ）とを備え、これらの端子（ＲＣＫ、ＳＣＬＲ）へ
の入力は、出力端子（Ｑ′＿Ｈ）の出力を、転送クロッ
ク（ＣＬ＿ｔ）に同期して転送する複数段縦属接続のフ
リップフロップ群（６２、６３、６４）の出力から生成
する請求項１記載のデータ伝送装置。[Claims] 1. On the transmitting side (10), parallel data to be transmitted is converted into serial data by a parallel/serial converter (11), and sent out in bursts onto the transmission line (5);
On the receiving side (20), the serial data is converted into parallel data by a serial/parallel converter (21), and the data generated from either the sending side (10) or the receiving side (20) is transmitted to the sending/receiving side. In a data transmitting/receiving device in which transmission/reception timing is set according to a common sampling clock (CL_s) and a transfer clock (CL_t), when converting the serial data, the serial data is converted in synchronization with the rising edge of the sampling clock (CL_s). The transmitting side (10) includes a data valid period display section (12) that adds logic "H" data to the beginning and holds the data after the end of the serial data at logic "L".
), and the receiving side (20) is provided with a data reproduction instruction unit (22) that starts the conversion after detecting the logic "H" data when converting to the parallel data. Transmitting/receiving device. 2. Parallel/serial converter (11) on the sending side (10)
) is a parallel/serial conversion circuit (
41), and the shift/load terminal (S
/L) is a logic that sets the output of the serial data output terminal (Q_H) of the register to logic "H" data when a shift/load signal generated from the sampling clock (CL_s) and transfer clock (CL_t) is input to the register. A data transmitting/receiving device according to claim 1, further comprising a gate (45). 3. Serial/parallel converter (21) on the receiving side (20)
) is a serial/parallel conversion circuit (
61), the register includes a terminal (SER) for inputting serial data to the register, and an output terminal (Q'_H) for data that overflows due to shifting of data in the register, and further includes is a terminal (RCK) for reading the data in the register at once, and a terminal (SCK) for clearing the contents of the register after reading.
LR), and the inputs to these terminals (RCK, SCLR) are a multi-stage cascade-connected flip-flop group that transfers the output of the output terminal (Q'_H) in synchronization with the transfer clock (CL_t). The data transmission device according to claim 1, wherein the data transmission device is generated from the outputs of (62, 63, 64).