JPH01209534A - Initialization system for data processor - Google Patents

Abstract

PURPOSE:To omit the processing time for initialization and to shorten the instruction execution processing time by using the timing signal for the end of instruction execution received from a timing signal generating means to initialize a control signal generating means. CONSTITUTION:An initialization means (OR gate circuit 31) applies a timing signal 30a for the end received from a timing signal generating means 40 for each end of instruction execution to a control signal generating means (flag setting circuit 22). Thus the circuit 22 is initialized and the control signal is turned into the original logical state. In such a way, the circuit 22 is initialized by said timing signal and therefore it is not required to carry out the initializing process during execution of an instruction. Then the instruction execution processing time is shortened.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はデータ処理装置の制御信号発生手段を初期化
する初期化方式に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an initialization method for initializing control signal generation means of a data processing device.

〔従来の技術〕[Conventional technology]

コンピュータなどのような機械命令によってその動作が
指示されるデータ処理装置においては機械命令の実行ス
ピードが装置の性能を大きく左右する。一方装置が命令
を実行するとき、フラグなどの制御信号を発生させる手
段を使用することがあるが、このような制御信号発生手
段は通常は命令実行処理開始時には初期化された状態で
使用することが必要であり、当該フラグを使用した命令
の最後又は各命令の先頭にて制御信号発生手段における
当該フラグの初期化処理を実行する必要がある。In data processing devices such as computers whose operations are instructed by machine instructions, the execution speed of the machine instructions greatly influences the performance of the device. On the other hand, when a device executes an instruction, it may use a means for generating a control signal such as a flag, but such a control signal generating means is usually used in an initialized state when the instruction execution process starts. It is necessary to initialize the flag in the control signal generating means at the end of the instruction using the flag or at the beginning of each instruction.

第３図は上記フラグが２ブロツクに分けられたＲＡＭの
ブロック番号を指定する制御機能として使用されている
従来のデータ処理装置の構成を示すブロック図である。FIG. 3 is a block diagram showing the configuration of a conventional data processing device in which the flag is used as a control function to specify the block number of a RAM divided into two blocks.

図において、１．２は制御信号発生手段からの制御信号
によりデータを記憶する記憶手段としてのＲＡＭブロッ
ク、３は上記制御信号により演算を行うＡＬＵ、４はＡ
ＬＵ３の出力データパス、５はＲＡＭアドレスバス、６
はＲＡＭブロック１の読み出しデータバス、７はＲＡＭ
ブロック２の読み出しデータバス、８はＡＬＵ３のＡ個
入力データパス、９はＡＬＵ３のＢ個入力データパス、
１０はＲＡＭブロック１，２以外のデータソースからの
データバス、１１はＡＬＵ３のＡ個入力にＲＡＭブロッ
ク１．２からのデータを流すかＲＡＭブロック１．２以
外のデータを流すかを制御するセレクタ、１２はＡＬＵ
３のＢ個入力にＲＡＭブロック１，２からのデータを流
すかＲＡＭブロック１．２以外のデータを流すかを制御
するセレクタ、１３はＡＬＵ３のＡ個入力のためのＲＡ
Ｍ読み出しデータバス、１４はＡＬＵ３のＢ個入力のた
めのＲＡ　Ｍ　Ｒみ出しデータバス、工５はＡＬＵ３の
Ａ個入力のためのＲＡＭ読み出しデータバス１３にＲＡ
Ｍブロック１かＲＡＭブロック２かを選んでＲＡＭ読み
出しデータを流すためのセレクタ、１６はＡＬＵ３のＢ
個入力のためのＲＡＭ読み出しデータバス１４にＲＡＭ
ブロック１かＲＡＭブロック２かを選んでＲＡＭ読み出
しデータを流すためのセレクタ、１７はＲＡＭブロック
１のデータ書き込みを有効にするか無効にするかを制御
するための信号の入力端子、１８はＲＡＭブロックｌの
データ書き込みを有効にするか無効にするかを制御する
ための信号の入力端子、１９はＲＡＭブロック１を選ぶ
かＲＡＭブロック２を選ぶかを制御する信号１９ａが流
れる信号線、２０はインバータ、２１は信号線１９に流
れる信号１９ａをインバ、−夕２０によって反転された
信号２１ａが流れる信号線、２２は信号１９ａを発生し
保持するフラグ２２ａがセットされるフラグセット回路
（制御信号発生手段）、２３はフラグ２２ａをセットす
るためにマイクロ命令から送られてくる信号２３ａが流
れる信号線、２４はフラグ２２ａをリセットするために
マイクロ命令から送られて（る信号２４ａが流れる信号
線である。In the figure, 1.2 is a RAM block as a storage means for storing data according to a control signal from a control signal generating means, 3 is an ALU that performs calculations according to the control signal, and 4 is an ALU.
Output data path of LU3, 5 is RAM address bus, 6
is the read data bus of RAM block 1, and 7 is the RAM block 1 read data bus.
Read data bus of block 2, 8 is A input data path of ALU 3, 9 is B input data path of ALU 3,
10 is a data bus from a data source other than RAM blocks 1 and 2, and 11 is a selector that controls whether to flow data from RAM block 1.2 or data other than RAM block 1.2 to the A inputs of ALU 3. , 12 is ALU
3 is a selector that controls whether to send data from RAM blocks 1 and 2 or data other than RAM blocks 1 and 2 to the B inputs, 13 is an RA for the A inputs of ALU 3.
M read data bus, 14 is a RAM read data bus for B inputs of ALU 3, and 5 is a RA read data bus 13 for A LU 3 inputs.
Selector for selecting M block 1 or RAM block 2 and transmitting RAM read data, 16 is B of ALU3
RAM read data bus 14 for RAM input
A selector for selecting block 1 or RAM block 2 and transmitting RAM read data, 17 is a signal input terminal for controlling whether to enable or disable data writing in RAM block 1, 18 is a RAM block 19 is a signal line through which a signal 19a for controlling whether to select RAM block 1 or RAM block 2 flows; 20 is an inverter; , 21 is an inverter for the signal 19a flowing through the signal line 19, and a signal line 20 through which the inverted signal 21a flows, and 22 is a flag set circuit (control signal generating means) in which a flag 22a for generating and holding the signal 19a is set. ), 23 is a signal line through which a signal 23a sent from the microinstruction to set the flag 22a flows, and 24 is a signal line through which a signal 24a sent from the microinstruction (() is sent to reset the flag 22a). .

第４図は第３図で示される装置を制御し、ＲＡＭブロッ
ク１．２の両方を用いてデータ処理を行う機械命令処理
マイクロプログラムのフローチャートである。図におい
て、ＳｌはＲＡＭブロック１を用いるデータ処理ステッ
プ、Ｓ２はフラグ２２ａをセットする処理ステップ、Ｓ
３はＲＡＭブロック２を用いるデータ処理ステップ、Ｓ
４はフラグ２２ａをリセットする処理ステップ、Ｓ５は
次命令の処理マイクロプログラムの先頭番地へ処理を分
岐するマイクロ命令を実行するステップである。FIG. 4 is a flowchart of a machine instruction processing microprogram that controls the apparatus shown in FIG. 3 and processes data using both RAM blocks 1.2. In the figure, Sl is a data processing step using RAM block 1, S2 is a processing step for setting the flag 22a, and S
3 is a data processing step using RAM block 2, S
4 is a processing step for resetting the flag 22a, and S5 is a step for executing a microinstruction that branches processing to the starting address of the processing microprogram for the next instruction.

次に動作について説明する。フラグセット回路２２にお
けるフラグ２２ａは、マイクロ命令からのセット信号２
３ａが活性化されるとセット状態つまり「１」の状態と
なる。また、フラグ２２ａは、マイクロ命令からのリセ
ット信号２４ａが活性化されるとリセット状態つまり「
０」の状態となる。フラグ２２ａがリセット状態のとき
、フラグセット回路２２からの信号１９ａは「０」の値
をもつ。このときセレクタ１５．１６はＲＡＭブロック
１からの読み出しデータを選択してＲＡＭ出力データパ
ス１３．１４へそれぞれ流す。また、上記信号１９ａは
インバータ２０を通って「１」の値としてＲＡＭブロッ
ク１の書き込み制御入力端子１７に入る。従ってＲＡＭ
ブロック１が書き込み可能の状態になる。一方、ＲＡＭ
ブロック２の書き込み制御入力端子１８には上記信号１
９ａが「０」の値として入るのでＲＡＭブロック２は書
き込み不可の状態となる。Next, the operation will be explained. The flag 22a in the flag set circuit 22 is the set signal 2 from the microinstruction.
When 3a is activated, it becomes a set state, that is, a "1" state. Further, when the reset signal 24a from the microinstruction is activated, the flag 22a is set to the reset state, that is, "
0" state. When the flag 22a is in the reset state, the signal 19a from the flag set circuit 22 has a value of "0". At this time, selectors 15 and 16 select the read data from RAM block 1 and send them to RAM output data paths 13 and 14, respectively. Further, the signal 19a passes through the inverter 20 and enters the write control input terminal 17 of the RAM block 1 as a value of "1". Therefore, RAM
Block 1 becomes writable. On the other hand, RAM
The write control input terminal 18 of block 2 has the above signal 1.
Since 9a is entered as a value of "0", RAM block 2 is in a writable state.

この状態でＲＡＭブロック１，２のデータとＲＡＭブロ
ック１．２以外のデータソースから流れてくるデータと
を加算してＲＡＭブロック１，２にデータを書き込むと
いう処理を例にとって動作を説明する。ＲＡＭデータは
ＲＡＭアドレス５によってアドレス指定されたＲＡＭブ
ロック１．２の内容が読み出しデータバス６．７にそれ
ぞれ流れている。セレクタ１５．１６は先にも説明した
通りＲＡＭブロック１からの読み出しデータを選択する
ように設定されているので、ＲＡＭブロック１の読み出
しデータがＲＡＭ読み出しデータバス１３．１４にそれ
ぞれ流れる。セレクタ１１は、ＲＡＭデータを選択する
ように制御し、ＡＬＵ３のＡ個入力バス８にＲＡＭブロ
ック１の内容を流す。セレクタ１２は、データバス１０
を選択するように制御し、ＡＬＵ３のＢ側入カバスクに
ＲＡＭブロック１，２以外のデータソースのデータを流
す。ＡＬＵ３には加算処理が指示され、加算結果がデー
タバス４に流れる。データバス４のデー夕をＲＡＭブロ
ックに書き込む指示をすると、書き込み可能な状態にあ
るＲＡＭブロック１にデータが書き込まれるが、ＲＡＭ
ブロック２は書き込み不可の状態にあるので書き込みは
なされない。The operation will be described by taking as an example a process in which data in RAM blocks 1 and 2 and data flowing from a data source other than RAM blocks 1 and 2 are added in this state and data is written to RAM blocks 1 and 2. As for the RAM data, the contents of the RAM block 1.2 addressed by the RAM address 5 flow onto the read data bus 6.7, respectively. As described above, selectors 15 and 16 are set to select read data from RAM block 1, so read data from RAM block 1 flows to RAM read data buses 13 and 14, respectively. The selector 11 controls to select RAM data and sends the contents of the RAM block 1 to A input buses 8 of the ALU 3. The selector 12 is connected to the data bus 10
is selected, and data from data sources other than RAM blocks 1 and 2 is sent to the B-side input busk of ALU 3. The ALU 3 is instructed to perform addition processing, and the addition result flows to the data bus 4. When an instruction is given to write data on data bus 4 to a RAM block, the data is written to RAM block 1, which is in a writable state, but
Since block 2 is in a write-disabled state, no data is written to it.

このようにしてフラグ２２ａが「０」のときは、ＲＡＭ
ブロック１のみを使用してデータ処理を行う。一方、フ
ラグ２２ａが「１」のときはＲＡＭブロック２の読み出
しデータがセレクタ１５゜１６により選ばれ、ＲＡＭブ
ロック１の書き込み制御入力端子１７は書き込み不可、
ＲＡＭブロック２が書き込み可能となるので、ＲＡＭブ
ロック２を使用したデータ処理がなされる。In this way, when the flag 22a is "0", the RAM
Data processing is performed using only block 1. On the other hand, when the flag 22a is "1", the read data of the RAM block 2 is selected by the selector 15-16, and the write control input terminal 17 of the RAM block 1 is disabled for writing.
Since RAM block 2 becomes writable, data processing using RAM block 2 is performed.

このような装置で、ＲＡＭブロック１．２の両方を使用
したデータ処理を行う命令のフローチャートが第４図で
ある。ここではフラグ２２ａの初期状態を「０」と決め
、命令開始時に必ず「０」となっているように各命令で
使用後にリセットする約束があるものとする。第４図で
示す命令はまず初めにＲＡＭブロックｌを用いるデータ
処理をステップＳ１で行う。次にＲＡＭブロック２を使
用するためステップＳ２でフラグ２２ａをセントし、ス
テップＳ３でＲＡＭブロック２を用いるデータ処理を行
う、ＲＡＭブロック２を使用しデータ処理が終わると、
約束によりフラグ２２ａのリセットをステップＳ４にて
行い、ステップＳ５において次命令の処理マイクロプロ
グラムの先頭番地へ分岐するマイクロ命令を実行し次命
令の処理へと制御が移る。FIG. 4 is a flowchart of instructions for performing data processing using both RAM blocks 1 and 2 in such a device. Here, the initial state of the flag 22a is determined to be "0", and it is assumed that there is a promise to reset the flag 22a after use in each instruction so that it is always "0" at the start of the instruction. The instruction shown in FIG. 4 first performs data processing using RAM block 1 in step S1. Next, in order to use RAM block 2, flag 22a is set in step S2, and data processing using RAM block 2 is performed in step S3. When data processing using RAM block 2 is completed,
According to the promise, the flag 22a is reset in step S4, and in step S5, a microinstruction that branches to the start address of the processing microprogram of the next instruction is executed, and control is transferred to processing of the next instruction.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

従来のデータ処理装置は上述したように構成されている
ので、データ処理に必要な制御信号（フラグ２２ａなど
）を発生せる制御信号発生手段（フラグセット回路２２
など）を、その制御信号の使用後に初期化するという初
期化方式が必要である。したがって、このような従来の
初期化方式では制御信号発生手段の初期化処理のために
命令実行処理時間が低下するという問題点があった。Since the conventional data processing device is configured as described above, the control signal generation means (flag set circuit 22
etc.), an initialization method is required that initializes the control signal after using the control signal. Therefore, such a conventional initialization method has a problem in that the instruction execution processing time is reduced due to the initialization processing of the control signal generating means.

この発明は上記のような問題点を解消するためになされ
たもので、各命令実行処理の中で制御信号発生手段の初
期化を明示的に指定する必要をな（し、これにより初期
化処理のための処理時間を不要とし、命令実行処理時間
の短縮化を図れるデータ処理装置の初期化方式を提供す
ることを目的とする。This invention was made to solve the above-mentioned problems, and it eliminates the need to explicitly specify the initialization of the control signal generation means in each instruction execution process. An object of the present invention is to provide an initialization method for a data processing device that can reduce the processing time for executing instructions by eliminating the need for processing time.

〔課題を解決するための手段〕[Means to solve the problem]

この発明に係るデータ処理装置は、データ処理における
命令実行完了のタイミング信号３０ａにより制御信号発
生手段（フラグセット回路２２）を初期化するための初
期化手段（ＯＲゲート回路３１）を設けたことを特徴と
するものである。The data processing device according to the present invention is provided with initialization means (OR gate circuit 31) for initializing the control signal generation means (flag set circuit 22) using the timing signal 30a of instruction execution completion in data processing. This is a characteristic feature.

（作用〕 初期化手段（ＯＲゲート回路３１）は、命令実行完了毎
にタイミング信号発生手段４０から出力される完了のタ
イミング信号３０ａを制御信号発生手段（フラグセット
回路２２）に与える。これにより制御信号発生手段（フ
ラグセット回路２２）は初期化され、制御信号を元の論
理状態に戻す。(Operation) The initialization means (OR gate circuit 31) provides the control signal generation means (flag set circuit 22) with the completion timing signal 30a output from the timing signal generation means 40 every time the instruction execution is completed. The signal generating means (flag set circuit 22) is initialized and returns the control signal to its original logic state.

このように、制御信号発生手段（フラグセット回路２２
）は完了のタイミング信号により初期化されるので、命
令実行処理の中での初期化処理を実行する必要がなくな
る。In this way, the control signal generation means (flag set circuit 22
) is initialized by the completion timing signal, so there is no need to perform initialization processing during instruction execution processing.

〔発明の実施例〕[Embodiments of the invention]

第１図はこの発明の一実施例に係る初期化方式を用いた
データ処理装置の構成を示すブロック図である。第１図
において、第３図に示す構成要素に対応するものには同
一の参照符を付しその説明は省略する。第１図において
、３０ａはタイミング信号発生手段４０より、次命令の
処理マイクロプログラムの先頭番地に処理を分岐するた
めのマイクロ命令を実行することによって活性化される
信号、つまりデータ処理におけるＡＬＵ３の処理に応答
した命令実行完了のタイミング信号であり、信号線３０
に供給される。３１は完了信号３０ａなどにより制御信
号発生手段であるフラグセット回路２２を初期化するた
めの初期化手段としてのＯＲゲート回路である。ＯＲゲ
ート回路３１は、マイクロ命令によるフラグセット回路
２２のリセット信号２４ａと完了のタイミング信号３０
ａとの論理和をとり、この論理和信号を信号線３２によ
ってフラグセット回路２２のリセット端子Ｒに与える。FIG. 1 is a block diagram showing the configuration of a data processing device using an initialization method according to an embodiment of the present invention. In FIG. 1, components corresponding to those shown in FIG. 3 are given the same reference numerals, and their explanations will be omitted. In FIG. 1, 30a is a signal activated by the timing signal generating means 40 by executing a microinstruction for branching the processing to the first address of the processing microprogram of the next instruction, that is, the processing of the ALU 3 in data processing. This is a timing signal for completion of instruction execution in response to the signal line 30.
is supplied to Reference numeral 31 denotes an OR gate circuit as an initializing means for initializing the flag set circuit 22, which is a control signal generating means, using the completion signal 30a and the like. The OR gate circuit 31 receives the reset signal 24a of the flag set circuit 22 based on the microinstruction and the completion timing signal 30.
A is logically summed with a, and this logical sum signal is applied to the reset terminal R of the flag set circuit 22 via the signal line 32.

第２図は第１図に示すデータ処理装置を制御し、ＲＡＭ
ブロック１．２の両方を用いてデータ処理を行う機械命
令処理マイクロプログラムのフローチャートである。第
２図において、第４図に示す処理と同等のものは同一の
参照符を付している。FIG. 2 shows a RAM that controls the data processing device shown in FIG.
2 is a flowchart of a machine instruction processing microprogram that processes data using both blocks 1.2. In FIG. 2, processes equivalent to those shown in FIG. 4 are given the same reference numerals.

第２図のフローチャートは、第４図のフローチャートに
おけるステップＳ４の処理が不要となっているのが特徴
である。The flowchart of FIG. 2 is characterized in that the process of step S4 in the flowchart of FIG. 4 is not necessary.

次に動作について説明する。次命令の処理マイクロプロ
グラムの先頭番地に分岐するためのマイクロ命令を実行
することによって活性化される信号（完了のタイミング
信号３０ａ）はタイミング信号発生手段４０の動作で、
各命令の実行の最後に必ず活性化されるものである。こ
の完了のタイミング信号３０ａとマイクロ命令によるフ
ラグセット回路２２のリセット信号２４ａとがＯＲゲー
ト回路３１で論理和処理されていることによって、マイ
クロ命令によるリセット信号２４ａが指定されたとき、
または命令実行処理の最後に実行される次命令の処理マ
イクロプログラムの先頭番地に処理を分岐するためのマ
イクロ命令による完了のタイミング信号３０ａが与えら
れたとき、フラグセット回路２２はリセットされ初期化
される。したがって、フラグセット回路２２内のフラグ
２２ａはリセット状態つまりｒＯＪの状態となる。Next, the operation will be explained. A signal (completion timing signal 30a) activated by executing a microinstruction for branching to the start address of the next instruction processing microprogram is generated by the operation of the timing signal generating means 40.
It is always activated at the end of execution of each instruction. This completion timing signal 30a and the reset signal 24a of the flag set circuit 22 based on the microinstruction are logically summed by the OR gate circuit 31, so that when the reset signal 24a based on the microinstruction is specified,
Alternatively, when the timing signal 30a of completion by a microinstruction for branching the processing to the start address of the processing microprogram of the next instruction executed at the end of the instruction execution processing is given, the flag set circuit 22 is reset and initialized. Ru. Therefore, the flag 22a in the flag set circuit 22 is in the reset state, that is, in the rOJ state.

ここで、第２図に示すフローチャートを用いて説明する
と、まず初めにＲＡＭブロック１を用いるデータ処理を
ステップＳ１で行い、次にＲＡＭブロック２を使用する
ためステップＳ２でフラグ２２ａをセットし、ステップ
Ｓ３でＲＡＭブロック２を用いるデータ処理を行う、Ｒ
ＡＭブロック２を使用しデータ処理を終えると、ステッ
プｓ５で次命令の処理マイクロプログラムの先頭番地へ
処理を分岐するマイクロ命令を実行し、この実行完了の
タイミング信号３０ａがＯＲゲート回路３１を介してフ
ラグセット回路２２に与えられる。Here, to explain using the flowchart shown in FIG. 2, first, data processing using RAM block 1 is performed in step S1, then in order to use RAM block 2, a flag 22a is set in step S2, and step R performs data processing using RAM block 2 in S3.
After completing the data processing using the AM block 2, in step s5, a microinstruction is executed to branch the processing to the first address of the processing microprogram of the next instruction, and this execution completion timing signal 30a is sent via the OR gate circuit 31. The signal is applied to the flag set circuit 22.

これによりフラグセット回路２２は初期化され、フラグ
２２ａがリセットされる。This initializes the flag set circuit 22 and resets the flag 22a.

このように上記実施例では命令実行完了のタイミング信
号３０ａによってフラグセット回路２２が初期化される
ので、第４図に示すステップＳ４のフラグ２２ａをリセ
ットする処理のような個々の命令でフラグセット回路２
２を初期化する処理が不要となり、この処理時間分の処
理高速化が実現できる。As described above, in the above embodiment, the flag set circuit 22 is initialized by the instruction execution completion timing signal 30a, so that the flag set circuit 22 is initialized by each instruction such as the process of resetting the flag 22a in step S4 shown in FIG. 2
2 is no longer necessary, and processing speed can be increased by the amount of processing time required.

なお、上記実施例ではＲＡＭアドレスの一部を制御する
フラグをセットするフラグセット回路の初期化について
説明したが、それに限らずデータ処理装置に必要な制御
信号を発生するあらゆる制御信号発生手段の初期化にも
適用でき、その手段の数が多ければ多いほど処理時間の
短縮幅もより大きくなる。In the above embodiment, initialization of a flag set circuit that sets a flag to control a part of a RAM address has been described, but this is not limited to initialization of any control signal generation means that generates control signals necessary for a data processing device. It can also be applied to processing, and the greater the number of means, the greater the reduction in processing time.

〔発明の効果〕〔Effect of the invention〕

以上のように本発明によれば、制御信号発生手段の初期
化をタイミング信号発生手段より出力される命令実行完
了のタイミング信号によって行うようにしたので、制御
信号発生手段の初期化を明示的に指定する必要がなくな
り、これにより初期化処理のための処理時間が不要とな
り、したがって命令実行処理時間の短縮化が図れるとい
う効果が得られる。As described above, according to the present invention, the initialization of the control signal generation means is performed by the timing signal indicating the completion of instruction execution outputted from the timing signal generation means, so that the initialization of the control signal generation means is explicitly performed. There is no need to specify it, thereby eliminating the need for processing time for initialization processing, and thus achieving the effect that the instruction execution processing time can be shortened.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図はこの発明の一実施例に係る初期化方式を採用し
たデータ処理装置の構成を示すブロック図、第２図はこ
の実施例の動作を説明するためのフローチャート、第３
図は従来の初期化方式を採用したデータ処理装置の構成
を示すブロック図、第４図はこの従来例の動作を説明す
るためのフローチャートである。 １．２・・・ＲＡＭブロック（記憶手段）、３・・・Ａ
ＬＵ　（演算手段）、２２・・・フラグセット回路（制
御信号発生手段）、３１・・・ＯＲゲート回路（初期化
手段）、４０・・・タイミング信号発生手段。 代理人　　大　　岩　　増　　１ｊ１（ほか２名）篤１
０ ４０；タイミシ２４ち肩ヨし十泥（ 第２図 第３図 第４０ 手続補正書（自発）FIG. 1 is a block diagram showing the configuration of a data processing device adopting an initialization method according to an embodiment of the present invention, FIG. 2 is a flowchart for explaining the operation of this embodiment, and FIG.
The figure is a block diagram showing the configuration of a data processing device employing a conventional initialization method, and FIG. 4 is a flowchart for explaining the operation of this conventional example. 1.2...RAM block (storage means), 3...A
LU (calculating means), 22... Flag set circuit (control signal generating means), 31... OR gate circuit (initializing means), 40... Timing signal generating means. Agent Masu Oiwa 1j1 (and 2 others) Atsushi 1
0 40; Taimisi 24 Chi shoulder roll ten mud (Figure 2 Figure 3 Figure 40 Procedural amendment (voluntary)

Claims (1)

【特許請求の範囲】[Claims] 　データ処理に必要な制御信号を発生する制御信号発生
手段と、この制御信号発生手段からの制御信号により制
御される記憶手段及び演算手段と、データ処理における
命令の実行完了毎に、タイミング信号発生手段より出力
される命令実行完了のタイミング信号により上記制御信
号発生手段を初期化するための初期化手段とを備えたこ
とを特徴とするデータ処理装置の初期化方式。control signal generating means for generating control signals necessary for data processing; storage means and arithmetic means controlled by the control signals from the control signal generating means; and timing signal generating means for generating a timing signal each time execution of an instruction in data processing is completed. 1. An initialization method for a data processing device, comprising: initialization means for initializing the control signal generation means using a timing signal indicating the completion of instruction output from the controller.