JPH01205625A - Ａ／ｄ変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 この発明のカメラの自動焦点検出装置の固体撮像装置な
どに用いられるＡ／Ｄ変換装置に関する。

〈従来の技術〉 従来、この種のＡ／Ｄ変換装置としては特開昭６２−８
３６２７号公報に記載されたものがある。

このＡ／Ｄ変換装置は参照電圧と入力電圧を作動増幅器
に人力し、この作動増幅器の出力をＡ／Ｄ変換器に人力
してＡ／Ｄ変換を行なうようにしている。

また、イメージセンサにおいては、その暗時出力すなわ
ち黒基準画素出力に応じて有効画素の出力レベルが変動
するため、イメージセンサの出力をＡ／Ｄ変換するに先
立って、黒基準画素出力をサンプルホールドし、この黒
基準画素出力を有効画素出力からオペアンプで減算して
暗時出力成分を除去し、黒基準画素出力をアナログ参照
電圧にレベルシフトしている。

〈発明が解決しようとする課題〉 しかしながら、上記従来のＡ／Ｄ変換装置は、何れにし
ても黒基準画素出力をアナログ参照電圧にレベルシフト
する面積の大きいオペアンプが必要であるため、大面積
になるという問題がある。

そのため従来のＡ／Ｄ変換装置をイメージセンサと同一
チップ上に形成した場合にコストアップになるという問
題がある。また、オペアンプでレベルシフトを行なうた
め、オペアンプ固有のレベルシフトオフセットが生じる
という問題もある。

そこで、この発明の目的は、レベルシフト用オペアンプ
が不要で、したがって小面積で回路構成が単純化でき、
またレベルソフトオフセットをなくすることができるＡ
／Ｄ変換装置を提供することにある。

〈課題を解決するための手段〉 上記目的を達成するため、この発明のＡ／Ｄ変換装置は
、第２０図に例示するように、入力電圧をサンプルホー
ルドするサンプルボールド手段と、上記サンプルホール
ド手段にサンプルホールドされた電圧を参照電圧として
Ａ／Ｄ変換を行なうΔ／Ｄ変換回路（４０５）とを同一
ヂツブ上に設けてなることを特徴としている。

〈作用〉 サンプルホールド手段は例えばイメージセンサからの暗
時出力成分すなわち黒基め画素出力をサンプルホールド
する。そして、このサンプルボールド手段にサンプルホ
ールドされた黒基準画素出力はＡ／Ｄ変換回路（４０５
）に参照電圧として人力される。Ａ／Ｄ変換回路（４０
５）はこのサンプルホールド手段から入ツノされた黒基
準画素出力を参照電圧としてイメージセンサからの出力
をＡ／Ｄ変換する。

このように黒基準画素出力を参照電圧としてＡ／Ｄ変換
回路（４０５）はＡ／Ｄ変換を行なうため、従来の如く
黒基準画素出力を参照電圧にレベルソフトするためのオ
ペアンプか不要になり、このＡ／Ｄ変換装置は小面積に
なり、回路構成が簡単になる。また、レベルシフト用オ
ペアンプを使用しないため、レベルシフトオフセットが
なくなる。

〈実施例〉 以下、この発明を図示の実施例により詳細に説明する。

まず、第１実施例について説明する。第１図にＣＯＤと
して作製されたイメージセンサ（１３）の構成を示す。

（１）は入射する光重に応じた電荷を発生する複数の光
電変換手段としてのフォトダイオード（ＰＤ）からなる
フォトダイオードアレイ、（ＳＴ）はフォトダイオード
（ＰＤ）により発生ずる電荷を蓄積する蓄積部、（ＢＧ
）はフォトダイオード（ＰＤ）と蓄積部（ＳＴ）の間に
設けられたゲートである電界効果トランジスタ（以下、
ＦＥＴという。）からなるバリアゲートであり、このバ
リアゲート（Ｉ３Ｇ）は電圧印加時にはフォトダイオー
ド（ＰＤ）と蓄積部（ＳＴ）を接続して、フォトダイオ
ード（ＰＤ）で発生した電荷を蓄積部（ＳＴ）へ流入さ
せる一方、電圧を印加しない時にはフォトダイオード（
ＰＤ）と蓄積部（ＳＴ）を分断し、フォトダイオード（
ＰＤ）で発生した電荷の蓄積部（ＳＴ）への流入を中止
する。上記フォトダイオード（ＰＤ）と蓄積部（ＳＴ）
とバリアゲート（Ｉ３Ｇ）とで蓄積手段を構成する。ま
た、（ＲＧ）は二相駆動に上り図面左から右へ電荷の転
送を行う転送レジスタ、（ＳＨ）は蓄積部（ＳＴ）と転
送レジスタ（ＲＧ）との間に設けられたゲートであるＰ
ＥＴからなる移送ゲートである。この移送ゲート（ＳＨ
）は電圧印加時には蓄積部（ＳＴ）と転送レジスタ（Ｒ
Ｇ）とを接続して、蓄積部（ＳＴ）に蓄積された電荷を
転送レジスタ（ＲＧ）へ移送する一方、電圧を印加しな
い時には蓄積部（ＳＴ）と転送レノスタ（ＲＧ）を分断
し、蓄積部（Ｓ　Ｔ）に蓄積された電荷が転送レジスタ
（ＲＧ）へ流入しないようにする。また、（ｒｔＧＩｃ
Ｇ）はゲートであるＰＥＴからなる積分クリアゲートで
ある。この積分クリアゲート（ＲＧＩＣＧ）は、電圧印
加時には転送レジスタ（１”（Ｇ）とオーバーフロード
レイン（ＯＤＩ）を接続して、積分に先立ち、各画素の
フォトダイオード（ＰＤ）および蓄積部（ＳＴ）の不要
電荷を転送レジスタ（ＲＧ）からオーバーフロードレイ
ン（ＯＤＩ）へ排出する。上記オーバーフロードレイン
（ＯＤＩ）は電源電圧ＶＤＤに接続され、最も低いボテ
ンシャルになっている。

一方、上記フォトダイオード（１）Ｄ）とオーバーフロ
ードレイン（ＯＤ２）との間には、オーバーフローゲー
ト（ＯＧ）を設けており、このオーバーフローゲー１−
（ＯＧ）には電圧を印加せず、常に電圧無印加時のバリ
アゲート（ＢＧ）のボテンシャルよりも低いポテンシャ
ルに固定している。上記転送レジスタ（ＲＧ）へ移送さ
れた各画素の電荷は転送りロックφ１．φ、により図面
上右側からコンデンサ（８−１）に順次転送される。コ
ンデンサ（８−Ｉ）は、電荷が転送されるのに先立ち、
ＦＥＴ（８−３）のゲートに与えられるＯ９ｒ？Ｓ信号
により電源電圧に充電リセットされる。その後、コンデ
ンサ（８−１）は転送された電荷分だけ、充電電圧から
電位が下がる。このコンデンサ（８−１）の端子間電圧
はバッファ（８−２）によりＯ８信号として取り出され
る。なお、ここで（８−１）を説明の便宜上コンデンサ
であると説明したが、ダイオードのＰＮ接合に置換でき
るものであり、回路を集積化する場合は、このコンデン
サはダイオードとして作製する。以下、コンデンサとい
う場合は同様である。

上記フォトダイオードアレイ（１）の端の複数のフォト
ダイオード（ＰＤ）上には、遮光用ＡＣ膜（Ｉ−１）を
、後述の黒基準画素出力を取り出すために設けている。

上記フォトダイオードアレイ（１）は、自動焦点検出シ
ステム上必要な画素を中央付近を除く両側のブロックに
よって検出するので、上記フォトダイオードアレイ（１
）の中央付近は自動焦点検出システム上不要な不使用画
素に対応する。このため、上記不使用画素に対応するフ
ォトダイオードアレイ（１）の中央のフォトダイオード
（ＰＤ）を除去して、この除去した部分に後述する輝度
モニタ手段である輝度モニタ用フォトダイオード（９）
の出力処理のための回路の一部を挿入している（第２１
図参照）。

また、上記イメージセンサ（！３）の積分時間を制御す
るために、上記フォトダイオード（ＰＤ）へ入射する光
景をモニタする輝度モニタ手段である輝度モニタ用フォ
トダイオード（９）を設けている。

この輝度モニタ用フォトダイオード（９）は、自動焦点
検出システム上必要な画素を検知するフィートダイオー
ドアレイ（１）の両側の２つのブロックにまたがって形
成しているので、細長い形状をしている。また、この輝
度モニタ用フォトダイオード（９）は、上記不使用画素
に対応する領域に照射される光量をモニタしないように
、上記不使用画素に対応する部分には１２膜（９−１）
で遮光がなされている。このように輝度モニタ用フォト
ダイオード（９）はフォトダイオードアレイ（りの整列
方向を長手方向として配置され、そのフォトダイオード
アレイ（１）の両端の２つのブロックにまたがって構成
されると共に、不使用画素に対応する部分をＡＱ膜（９
−１）で覆っているので、使用画素に対応する部分の平
均出力レベルを正確にモニタするができる。この輝度モ
ニタ用フォトダイオード（９）の出力処理のための回路
の一部は第２１図に示すように、フォトダイオードアレ
イ（１）のフォトダイオード（ＰＤ）を除去した中央に
挿入している。

上記輝度モニタ用フォトダイオード（９）は前述の如く
、細長い形状をしているが、その長さをＱとし、その一
端から出力を取り出す場合、一般に長さρと応答時間τ
との間にはτｏｃＱ’という関係が成り立ち、長さｅが
長くなる程、応答性が急速に悪化する。したがって、応
答性悪化を防ぐために、輝度モニタ用フォトダイオード
（９）の中央付近の取出電極から出力を取り出している
。このため、応答時間はフォトダイオード（９）の端に
コンタクトを設けた場合に比べて、下記の式のように、
１／４となっている。

このように、中央付近に取出電極を設けて、輝度モニタ
用フォトダイオード（９）の応答性が早いために、輝度
モニタ用フォトダイオード（９）の出力に基づいて積分
時間を定めても過度に蓄積部（ＳＴ）に電荷を蓄える過
剰積分を行うことがなく、適正な積分を行うことができ
る。

上記輝度モニタ用フォトダイオード（９）には蓄積手段
であるコンデンサ（１０−１）が接続されており、イメ
ージセンサ（１３）の積分に先立ち、ＦＥＴ（１０−３
）のゲートにＡＧＣＲ３信号が印加されると、上記コン
デンサ（１０−１）は電源電圧ＶＤＤに充電される。Ａ
ＧＣＲＳ信号の除去後は、光照射に応じて発生する電荷
により、コンデンサ（１０−１）における電位が降下す
る。この電位は出力手段であるバッファ（１０−２）を
介してＡＧＣＯ８信号として出力される。

補償用ダイオード（１１）は輝度モニタ用フォトダイオ
ード（９）の暗時出力を除去するために設けられたらの
であり、この上には遮光用ＡＱ膜（Ｉｆ−１）が設けら
れている。この補償用ダイオード（１１）は輝度モニタ
用フ］−トダイオード（９）の暗時出力と同ｍの出力が
得られるように設計されているが、輝度モニタ用フ１　
トダイオード（９）と同構造とした場合には、輝度モニ
タ用フォトダイオード（９）と同じ面積を必要とし、チ
ップサイズの増大を招いてしまう。このため、この補償
用ダイオード（１１）は、第７図（ａ）に示すように、
Ｎ型部を互いに分離され一定間隔をおいて整列された多
数の部分からなるようにし、これらをＰ型部に埋め込む
ことによって、暗時出力の発生源である表面におけるＰ
Ｎ接合部の長さ（周辺長）［７ａを増大させて、輝度モ
ニタ用フォトダイオード（９）より小さなサイズで同量
の暗時出力が得られるように設計している。

上記補償用ダイオード（１１）はコンデンサ（１２−１
）に接続している。このコンデンサ（１２−１）はイメ
ージセンサ（１３）の積分に先立ち、ＦＥ’ｒ（＋２−
３）のゲートに印加されるＡＧＣｒｔＳ信号によって、
電源電圧ＶＤＤに充電される。しかし、ＡＣ；ＣＲ９信
号の除去後は、補償用ダイオード（１１）の暗時出力電
荷により、コンデンサ（Ｉ２−■）の電位は徐々に下が
る。この電位はバッファ（１２−３）を介してＤＯＳ信
号として出方される。以上でイメージセンサ（１３）の
構成の説明を終了する。

次に、第２図のイメージセンサ、マイクロコンピュータ
およびそれらの間のインターフェース回路を示すブロッ
ク図に沿って全体のハードウェア構成を説明する。第２
図中台の（１４）は上記イメージセンサ（１３）の駆動
制御を行う演算制御手段であるマイクロコンピュータ（
μＣｏｍ）である。このマイクロコンピュータ（１４）
のイメージセンサ制御部（１６）は、イメージセンサ（
＋３）の後述ケる４つのモードを切り換えるための２つ
の信号ＭＤ１．ＭＩ）ｔおよび動作タイミングを与える
ための２つの信号Ｎ　Ｂ　Ｉ、　Ｎ　Ｂ　２をバスに出
力すると共に、Ｉ１０バッファ（２２）より、積分完了
が否かを示ずＴＩＩＩＴ信号とイメージセンザ出カのＡ
／Ｄ変換開始を示すＡＤＳ信号との論理和であるＡＤＴ
信号か人力され、またゲイン情報Ｇｌ、Ｇ３信号が、Ｎ
＋３．、Ｎｒ３２信号用のバスを用いて人力される。

上記マイクロコンピュータ（１４）より左側の回路は、
Ｉ　チップのＩＣ（集積回路）上に構成されている。こ
の内で上記Ｉ１０バッファ（２２）は次の機能を有する
。すなわち、上記ＴＩＮＴ信号とＡＤＳ信号のオアを取
り、マイクロコンピュータ（１４）にＡＤＴ信号として
出力する機能、ＮＢ、、ＮＢ。

信号の信号ラインの人出ツノを切り換えて人力時にはＮ
Ｕ、、ＮｉＦ２信号をマイクロコンピュータ（１４）か
ら人力し、出力時にはＧｌ、Ｇ３信号をマイクロコンピ
ュータ（１４）へ出力する機能、さらに、マイクロコン
ピュータ（１４）の信号レベルと、分周回路（１９）、
積分時間制御部（２０）、信号処理タイミング発生部（
２１対；よび転送りロック発生部（３０）等の回路内の
信号レベルとのインターフェース機能を有している。

一方、モード選択回路（２３）は、ＭＤ、、ＭＤ。

信号をデコードし、下記の４つのモードのうちｌっのモ
ードを選択する回路である。Ｍ　Ｄ　＋　＝“Ｌ”。

ＭＤ、＝”Ｌ”の場合、モード選択回路（２３）はＩＮ
ｌ信号のみを”ＩＩ”とし、ＩＮＩモードを選択する。

［ＮＩモードはイメージセンサ（１３）のイニシャライ
ズ動作を行うモードである。ＭＤ　１−“１．”。

ＭＤ、−“［１”の場合、モード選択回路（２３）はＩ
ＮＴ信号のみを“■（”とし、ＩＮＴモードを選択する
。ＩＮＴモードはイメージセンサ（１３）の積分を行う
モードである。ＭＤ、＝“Ｉ（“、ＭＤ、＝“Ｉ４”の
場合、モード選択回路（２３）はＤＤ＋信号のみを“１
１”とし、ＤＤ＋モードを選択する。ＤＤＩモードはイ
メージセンサ（＋３）の読み出しを開始するモードであ
り、また、ＮＢＩ、ＮＢ２信号により、後述の黒基準画
素のサンプルホールドを行うモードでもある。ＭＤ、＝
“Ｉ−１”、ＭＤｔ−“Ｌ”の場合、モード選択回路（
２３）はＤＤ２信号のみを“ｌ（″とし、ＤＤ２モード
を選択する。ＤＤ２モードはイメージセンサ（１３）の
読み出しを行い、読み出され、処理を加えられたイメー
ジセンサ（１３）の出力をマイクロコンピュータ（１４
）のＡ／Ｄ変換部（１５）へ送信するモードである。各
モードの動作および機能に関しては後述する。

上記分周回路（Ｉ９）はマイクロコンピュータ（Ｉ４）
のクロック発生部（１８）で発生した基準クロックＣＰ
の分周を行い、イメージセンサ（１３）の転送りロック
φ１．φ２の元となるクロックφ。を発生すると共に、
積分時間制御部（２０）と信号処理タイミング発生部（
２１）にてクロックφ。と同期を取るためのタイミング
クロックφを発生している。

上記クロックφ。は転送りロック発生部（３０）へ送ら
れ、ここで、積分時間制御部（２０）から送信されるＳ
ｆＩ信号、ＲＧ　ｒ　ＣＧ倍信号クロックφ。

により、クロックφ３．φ、を作り出し、イメージセン
サ（１３）の転送りロックとしている。積分時間制御部
（２０）はＩｌｌモード、ＩＮＴモードの時、マイクロ
コンピュータ（１４）から送信されるタイミング信号Ｎ
Ｂ、、ＮＢ、に基づき、分周回路（１９）から送られる
クロックφと同期を取ってＡＧＣＲ９信号、ＢＧ倍信号
５Ｉ−１信号、ＲＧＴＣＧ信号を発生し、積分の開始動
作を行う。上記各信号は第１図に示したイメージセンサ
（１３）の各部に与えられる。また、積分時間制御部（
２０）は、イメージセンサ（１３）の積分が適正となっ
た時“Ｌ”−“Ｉ４“となる減算手段である輝度判定回
路（２４）からの積分完了信号ＶＦＬＧ、またはモード
選択回路（２３）からのＤＤ＋信号が”Ｈ”となってい
る時に送信されるタイミング信号ＮＢ、、ＮＢ２によっ
て、ＢＧ倍信号発生し、積分の終了動作を行う。

さらに、この積分時間制御部（２０）はＤＤＩ信号が“
Ｈ”となっている時、タイミング信号ＮＢ、。

ＮＢ、によってＳＨ倍信号発生し、蓄積部（ＳＴ）から
出力の読み出し開始動作を行う。このとき、輝度判定回
路（２４）に対して、後述の輝度情報を得るための信号
、Ｓ　Ｈ信号およびφａ、φｂ、φＣ１φｄ信号を送信
している。上記輝度判定回路（２４）はイメージセンサ
（１３）より送られるＡＧＣＯＳ信号とＤＯＳ信号によ
りイメージセンサ（Ｉ３）に照射される光量をモニタし
、積分が適正なレベルに達したと判断された場合に、Ｖ
ＦＬＧ信号を反転する機能と、低輝度時に積分をＶＦ’
ＬＧ信号反転信号反転口た場合、積分のレベルを判定し
、そのレベルに応じてイメージセンサ（１３）のゲイン
を切り換えるためのＧｌ、Ｇ３信号を出力する機能を有
している。

ＡＧＣ差動増幅回路（２５）はイメージセンサ（Ｉ３）
から送られてきた出力信号Ｏ８を増幅する回路である。

このＡＧＣ差動増幅回路（２５）では０８Ｒ５信号によ
ってオンとなったイメージセンサ（１３）のＦＥＴ（８
−３）によりコンデンサ（８−１）が充電された直後の
電位Ｏ８を、信号処理タイミング発生部（２１）より送
られるＲ８Ｓ／Ｈ信号によってサンプルホールドした後
、この電位Ｏ８を転送りロックに従ってコンデンサ（８
−１）に転送される各画素の発生電荷により降下したコ
ンデンサ（８−１）の電位Ｏ８との差動を取り、これを
増幅して、信号Ｖｏｓ’として減算手段であるＯＢ減算
ＡＧＣ差動増幅回路（２６）へ出力している。

このＯＢ減算ＡＧＣ差動増幅回路（２６）の増幅時のゲ
インは輝度判定回路（２４）より出力されるＧ３信号に
より切り換えられる。上記ＯＢ減算ＡＧＣ増幅回路（２
６）では、黒基準画素の出力と、ＡＱ遮光のない通常画
素つまり有効画素の出力との差動増幅と、出力Ｖｏｓ’
のサンプルボールドを行っている。フォトダイオード（
ＰＤ）は、常に暗時出力を伴うため、Ａ１２遮光を施し
たフォトダイオード（ＰＤ）によって検出される画素を
黒基窄画素として、暗時出力の基準画素とし、通常画素
の出力からその黒基準画素成分を減算して得られた値を
イメージセンサ（１３）の出力としている。上記ＯＢ減
算ＡＧＣ増幅回路（２６）は、ＡＧＣ差動増幅回路（２
５）からの出力Ｖｏｓ’が転送りロックに同期しながら
繰り返し入力されるため、信号処理タイミング発生部（
２１）より送られるＯ９Ｓ／Ｈ信号により、有効画素の
信号出力Ｖｏｓ’のレベルをサンプルホールドし、また
信号処理タイミング発生部（２１）より送られるＯ　Ｂ
　Ｓ　／　Ｉ−Ｉ信号により、黒基準画素出力中に、そ
の出力Ｖ　ｏｓ’をサンプルホールドする。上記ＯＢ減
算ＡＧＣ増幅回路（２６）はサンプルホールドした有効
画素の信号出力レベルＶｏｓ’からサンプルホールドし
た黒基準画素出力レベルＶｏｓ’を減算し、また、輝度
判定回路（２４）より出力されるＧ３信号によって切り
換えられるゲインをかけて、信号Ｖｏｓとしてアナログ
参照電圧Ｖ　ｒｅｒより下側に出力する。

定範囲電圧出力手段である温度検出部（２７）は、第１
３図に示される抵抗分割回路で温度の検出を行っている
。この抵抗分割回路（２７）は、拡散により形成された
拡散抵抗（３２）とポリシリコン（Ｐｏ１ｙ　−Ｓ　ｉ
）で形成された抵抗（３３）を備え、これらは常温で等
しい抵抗値となるよう設計されている。各抵抗（３２）
、（３３）は温度係数が異なるため、それらの接続点か
らバッファ（３４）を介して出力される出力ＶＴＭＰは
、Ｖｒｅ「／２を中心として温度に応じたものとなる。

なお、アナログスイッチ（３１）は、ＤＤ２モードでは
ＤＤ丁−”Ｌ”となり、アナログスイッチ（３１）をオ
フにすることで消費電流の低減を図っている。一方、第
２図に示すアナログスイッチ（２８）はＤＤ２モード、
すなわちＤＤ２＝“Ｉ］”の場合、オンとなり、逆にア
ナログスイッチ（２９）はＤＤ２＝“Ｌ”の場合にオン
となる。これによってＤＤ２モードの時は、出力Ｖｏｕ
Ｌとして信号Ｖｏｓを出力し、ＤＤ２モード以外では出
力Ｖ　ｏｕｔとして信号ＶＴＭＰを出力する。上記信号
Ｖｏｕｔはマイクロコンピュータ（１４）中のＡ／Ｄ変
換部（１５）へ入力され、ここでアナログ参照電圧Ｖ　
ｒｅｆより低電圧側のアナログ出力のＡ／Ｄ変換をＡ　
Ｄ　Ｔ信号で開始し、ディジタルデータに変換している
。

このように、アナログスイッチ（２８，２９）を切り替
えて、ＯＢ減算ＡＧＣ差動増幅回路（２６）が使用画素
に対応する信号Ｖｏｓを出力している場合は、その信号
をＡ／Ｄ変換部（１５）に入力する一方、それ以外の場
合は、温度検出部（２７）から一定範囲内の電圧ＶＴＭ
ＰをＡ／Ｄ変換部（１５）に入力しているので、ＯＢ　
’ｓＡ算ＡＧＣ差動増幅回路（２６）から不使用画素に
対応する出力から黒基準画素に対応する出力の減算によ
る生じる負出力や、画素の読み出し終了後における使用
画素の出力から黒基準画素の出力の減算により生じる負
の出力が生じても、これらはＡ／Ｄ変換部（１５）に人
力されることがなく、温度検出部（２７）から一定範囲
内の電圧Ｖ　ＴＭＰ７！ｌ＜　Ａ　／　Ｄ変換部（１５
）に入力される。したがって、Ａ／Ｄ変換部（１５）は
人力ダイナミックレンジを越えることがなく、破壊する
恐れがない。

以上でハードウェア構成の説明を終了する。

次に、口述したイメージセンサ（１３）の各モードにお
ける動作を詳細に説明する。

まず、イニシャライズモードについて説明する。

マイクロコンピュータ（１４）がＭＤＩ−“Ｌ”。

ＭＤ２−“Ｌ”を出力すると、モード選択回路（２３）
はＩＮＩ信号のみを“Ｈ“とじ、積分時間制御部（２０
）にイニシャライズモード（ＩＮ！モード）であること
を告知する。ＩＮＩモードはイメージセンサ（Ｉ３）の
電源投入後、直ちにイメージセンサ（１３）の不要電荷
を排出するためのモードである。イメージセンサ（１３
）は電源投入後はポテンシャル井戸であるフォトダイオ
ード（ＰＤ）、蓄積部（Ｓ　Ｔ）、転送レジスタ（ＲＧ
）の各々に不要電荷が溜まっており、これを素早く排出
して、イメージセンサ（１３）が使用可能な状態になる
よう立ち上げる必要がある。そこで、不要電荷の排出を
迅速に行うためにＩＮＩモードを設定すると共に、イメ
ージセンサ（１３）のボテンノヤル構造を第３図の構造
とした。

以下、第３図のポテンシャル図と第４図のタイムチャー
トに沿って説明する。第３図（ａ）にて左側からオーバ
ーフロードレイン（ＯＤ２）、オーバーフローゲート（
ＯＧ）、フォトダイオード（Ｐ　Ｄ）。

バリアゲート（ＢＧ）、蓄積部（ＳＴ）、移送ゲート（
Ｓ　Ｈ）、転送レジスタ（ＲＧ）、積分クリアゲート（
ＲＧ　Ｉ　ＣＧ）、オーバーフロードレイン（ＯＤｌ）
となっている。バリアゲート（ＢＧ）、ｔ％送アゲート
ＳＨ）、積分クリアゲート（ＲＧＩＣＧ）の各ゲートお
よび転送レジスタ（Ｉ’ｔＧ）に電圧を印加した場合（
転送レジスタ（ＲＧ）にはφ、が印加される）、第３図
（ｂ）に示すように、ＰＤ＞ＢＧ＞ＳＴ＞Ｓｒ（＞ＲＧ
＞ＲＧ　Ｉ　ＣＧ＞ＯＤｌとなるようにそのポテンシャ
ルが設計され、フォトダイオード（ＰＤ）、蓄積部（Ｓ
　Ｔ）、転送レジスタ（ＲＧ）の不要電荷はこのときに
オーバーフロードレイン（ＯＤｌ）へ排出されるように
なっている。タイムチャートに沿ってこの動作を説明す
る。

第４図（ａ）の状態が第３図（ａ）に対応している。

このとき、Ｎ　Ｂ　ｌ＝“Ｌ”、ＮＢ、−“Ｌ”の状態
で、バリアゲート（ＢＧ）、移送ゲート（Ｓ　Ｈ）、積
分クリアゲート（ＲＧＩＣＧ）の各ゲートには電圧は印
加されておらず、またフォトダイオード（ＰＤ）。

蓄積部（ＳＴ）、転送レジスタ（ＲＧ）各部には不要電
荷が蓄積されている。ＮＢ、、ＮＢ！が共に“Ｌ″の場
合には、イメージセンサ（１３）を制御する積分時間制
御部（２０）はイメージセンサ（１３）に対して何も動
作はしない。

マイクロコンピュータ（１４）がＮＢ、＝“Ｆｌ”。

Ｎ　Ｂ　ｔ　＝“Ｌ”を出力すると、積分時間制御部（
２０）は分周回路（１９）から送られるクロックφ。と
同期を取って、第４図（ｂ）に示すように、ＳＨ−“Ｉ
］″。

ＢＧ＝“Ｈ”、ＲＧＩＣＧ＝“Ｉ４“をイメージセンサ
（１３）に出力する。さらに、ＳＨ倍信号ＲＧ　Ｉ　Ｃ
Ｇ傷信号転送りロック発生部（３０）にも送信され、転
送りロック発生部（３０）ではＳ　Ｈ信号とクロックφ
。のオア出力を転送りロックφ１とし、またＲＧＩＣＧ
信号とφ。のノア出力を転送りロックφ。

として、ＳＨ＝“Ｈ”、ｒｔＧＩｃＧ＝“■］“の場合
には、φ、＝“Ｈ”、φ、−“Ｌ”の状態でイメージセ
ンサ（１３）への転送りロックを停止さ仕ている。そし
て、イメージセンサ（１３）はＳＨ，ＢＧ、ＲＧＩ　Ｃ
Ｇ、φ１．φ、の各信号により、第３図（ｂ）に示され
るように、フォトダイオード（ＰＤ）、蓄積部（Ｓ　Ｔ
）、転送レジスタ（ＲＧ）の不要電荷を排出する。

マイクロコンピュータ（１４）は続いてＮＢ、＝“Ｉ−
１”、　Ｎ　Ｂ　ｔ　＝“■」“を出力した後、ＮＢ、
−“Ｌ”。

ＮＢｆｆｉ−“Ｉ４”を出力する。これを受けて積分時
間制御部（２０）はクロックφ。と同期を取り、Ｓ　Ｈ
信号およびＢＧ倍信号“Ｌ”に戻す（第３図（Ｃ）、第
４図（Ｃ））。一方、転送りロック発生部（３０）では
ＳＨ倍信号＜Ｌ”に戻ったことにより転送りロックφ、
が動き始め、転送りロックφ、は“Ｌ“である。

このとき転送レジスタ（ＲＧ）とオーバーフロードレイ
ン（ＯＤＩ）のポテンシャル段差が大きくなり、転送レ
ジスタ（ＲＧ）の不要電荷の排出が促進され、完全にオ
ーバーフロードレイン（ＯＤＩ）へ排出される（第３図
（ｄ）、第４図（ｄ））。また、このとき、転送りロッ
クφ、は“Ｌ”で停止したままなので、上記転送レジス
タ（ＲＧ）に隣接し、転送りロックφ、が印加されてい
る別の転送レジスタＣＲＧ）に上記レジスタ（ｒｔｃ）
の不要電荷が流れ込むことはない。

タイマーが所定時間経過したことを計時した後、マイク
ロコンピュータ（１４）は、ＮＢ、、ＮＢｆｆｉを共に
“Ｌ“に戻す。積分時間制御部（２０）は、これにより
φ。と同期してＲＧ　Ｉ　ＣＧ傷信号“Ｌ”とする。そ
うすると、イメージセンサ（１３）のＲＧＩＣＧ端子に
印加された電圧が零になり、この積分クリアゲート（Ｒ
ＧＩＣＧ）は閉じる。それと同時に、転送りロック発生
部（３０）ではｒｌＣＩ　ＣＧ傷信号“Ｌ″になったこ
とで、転送りロックφ、も動　″き始める（第３図（ｅ
）、第４図（ｅ））。以上で不要電荷排出動作の１サイ
クルか終了する。

通常、イメージセンサ（１３）のイニシャライズを行う
際は、上記不要電荷排出動作を数サイクル繰り返した後
、イニシャライズモードを終了する。

本発明においては、各レジスタ（ｒｔＧ）に積分クリア
ゲート（ＲＧＩＣＧ）を接続した構造により、各レジス
タ（ＲＧ）の不要電荷の排出をレジスタ（ＲＧ）からの
転送により行う必要がなくなるので、１回の不要電荷排
出動作の１サイクルの時間を短縮し、イニシャライズモ
ードに割り当てる時間を短縮することができる。

次に、第２のモード、積分モードについて説明する。

マイクロコンピュータ０４）がＭＤ、−“Ｌ”。

ＭＤ、＝“ト■”を出力すると、モード選択回路（２３
）はＩＮＴ信号のみを“Ｉ−１”とし、積分時間制御部
（２０）へ積分モード（Ｉ　ＮＴモード）であることを
告知する。ＩＮＴモードはイメージセンサ（１３）の積
分開始および高輝度時の積分の終了動作を行う。

第５図、第６図に沿って動作説明を行う。積分の開始動
作はイニシャライズ時の不要電荷の排出動作と、ＢＧ倍
信号除いて全く同じである。ＢＧ倍信号Ｎｉ２．＝“Ｉ
−１”、　Ｎ　Ｂｔ　＝“し”をマイクロコンピュータ
（１４）が出力した後、積分時間制御部（２０）により
φ。（図ではφ１の立上がり時期である）と同期を取っ
て“Ｉ−１”に立ち上げられる。これはＩＮ！モードの
場合と同一である。ただし、マイクロコンピュータ（１
４）がＮ　Ｂ　ｌ−“Ｌ”、　Ｎ　Ｂ　ｔ−“トＩ″を
出力した場合、Ｉｌｌモードではφ。と同期を取って再
びＢＧ倍信号“Ｌ”に戻しているが、ＩＮＴモードでは
ＢＧ倍信号“■１”のままである。ｒ３Ｇ信号は後述す
る積分終了時に“Ｌ”となる。

第５図（Ｃ）、第６図（ｃ）の時点で移送ゲート（ＳＮ
　）のゲート電圧が零になると、移送ゲート（Ｓｌ（）
はフォトダイオード（ＰＤ）、蓄積部（ＳＴ）、オーバ
ーフローゲート（ＯＧ）より高いボテンシャルに復帰し
、この時点から、フォトダイオード（ＰＤ）で発生した
電荷は蓄積部（ＳＴ）へ流入し、蓄積部（ＳＴ）で蓄積
され始め、イメージセンサ（１３）において積分が開始
される。

一方、積分終了の時点は輝度モニタ用フォトダイオード
（９）の出力によりモニタしている。以下、輝度判定回
路（２４）の動作を説明し、積分終了動作の説明を行う
。

積分時間制御部（２０）は積分開始時のＳＨ倍信号同一
のタイミングでＡＧＣｎＳ信号をイメージセンサ（１３
）に出力する。第１図に示されるように、ＡＧＣＲ８信
号は、輝度モニタ用フォトダイオード（９）に接続され
たコンデンサ（１０−１）に接続されたＦＥＴ（１０−
３）のゲートと、補償用ダイオード（１■）に接続され
たコンデンサ（１２−１）に接続されたＦＥＴ（＋　２
−３）のゲートに印加される。上記ＡＧＣＲＳ信号が印
加されることにより、上記コンデンサ（１０−１）、（
１２−１）は略電源電圧ＶＤＤに充電される。Ｓ　Ｈ信
号と同一タイミングでＡＧＣＲ３信号か“Ｌ”になると
、１純の供給は断たれ、これ以降は輝度モニタ用フォト
ダイオード（９）は照射される光量に応じた電荷を発生
し、これに接続されたコンデンサ（１０−１）は発生し
た電荷に応じてその電位か降下し始める。一方、補償用
ダイオード（１１）は、その暗時出力による電荷を発生
し、これに接続されたコンデンサ（１２−１）ら発生、
した電荷に応じてその７ｕ位が降下し始めろ。各々の電
位は各バッファ（ＩＯ−２）、（１２−２）を介して、
第２図の輝度判定回路（２４）の第８図に示したアナロ
グ回路へ出力される。第８図において、ＡＧＣＯ８信号
はオペアンプ（４３）のプラス人力へ人力され、ＤＯ９
信吋はオペアンプ（４３）のマイナス人力へ入力され、
その差動を取った出力がオペアンプ（４３）から出力さ
れる。オペアンプ（４３）の出力Ｖ４３は下式で表わさ
れる。

Ｖａ３−Ｖｒｅｆ　　（Ｉ）Ｏ９ＡＧＣＯＳ）この出力
Ｖ４３は輝度判定手段である一つのコンパレータ（４５
）のマイナス入力に入力されている。

一方、上記コンパレータ（４５）のプラス入力には基Ｑ
′、電圧発生回路（ｎｖｃ）におけるＦＩＥＴ（／１６
゜ｌｉ　７，４８，４．９）による抵抗分割により発生
した定電圧が供給されている。積分中はφｄのみが“Ｉ
−１“となっており、ＦＥＴ（４９）がオンとなり、供
給される定電圧はＶ、８＝（Ｖｒｅｆ−Ｖｔｈ）である
。コンパレータ（４５）の出力はＶ　４３＜　Ｖ　４９
のとき“■］”となる。すなわち、 Ｖｒｅｆ−（ＤＯＳ−Ａ（、ＱＯ８）＜Ｖｒｅｆ−Ｖｔ
ｈＤＯＳ−、ｌ；ＣＯＳ＞ｖｔｈ となったときに’　ｔ（”となる。

（ＤＯＳ−ＡＧＣＯＳ）は輝度モニタ用フォトダイオー
ド（９）の光照射により降下した電圧を示している（暗
時出力成分は補償用ダイオード（１りの出力により補償
されている）。積分開始直後は輝度モニタ用フォトダイ
オード（９）への光照射量か不足しており、ＤＯＳ−Ａ
ＧＣＯＳ＝Ｏであり、コンパレータ（４５）の出力（ｖ
ｐｔ、ｃ）は“し”になっている。積分中に（ＤＯＳ−
ＡＧＣＯＳ）がｖｔｈの電圧より大きくなる時点で、イ
メージセンサ（１３）に対する積分が適正となり、コン
パレータ（４５）の出力（ＶＦＬＧ）は”Ｌ“から“■
１″へと反転する。第６図のタイムチャ゛−トに示され
ろように、積分時間制御部（２０）は、コンパレータ（
４５）の出ノアＶＦＬＧが反転した時点で、ＥＧ倍信号
“Ｌ”にする。ＢＧ倍信号“Ｌ”になると、第５図（ｅ
）に示されるように、バリアゲート（ＢＧ）のポテンシ
ャルがフォトダイオード（ＰＤ）のポテンシャルより大
きくなり、フォトダイオード（ＰＤ）で発生した電荷が
蓄積部（ＳＴ）へ流入することを防ぎ、蓄積部（ＳＴ）
に蓄積された電荷は、ＶＦＬＧ信号が”Ｈ”、即ちＢＧ
倍信号“Ｌ”となった時点で保持され、積分が終了する
。積分終了後発生する電荷はフォトダイオード（ＰＤ）
に蓄積され、その蓄積が進んでも、第５図（ｅ）に示さ
れるように、バリアゲート（ＢＧ）よりポテンシャルの
低いオーバーフローゲート（ＯＧ）を越え、オーバーフ
ロードレイン（ＯＤ２）へ排出されるため、蓄積部（Ｓ
Ｔ）へ流入することはない。

また、積分時間制御部（２０）はＢＧ倍信号“Ｌ”にす
ると同時に、ＴＩＮＴ信号を“Ｌ”にし、マイクロコン
ピュータ（１４）にＡＤＴ端子を介してＴＩＮＴ信号の
反転を告知する。以上で積分モードにおける積分開始動
作、および高輝度時の積分終了の動作の説明を終了する
。

次に、第３のモード、データ読み出しモード１（ＤＤＩ
モード）について説明する。

マイクロコンピュータ（１４）がＭ　Ｄ　＋−“■］”
。

Ｍ　Ｄ　ｘ　”“Ｉ−１”を出力すると、モード選択回
路（２３）はＤＤＩ信号のみを“Ｈ”とし、積分時間制
御部（２０）へＤＤＩモードであることを告知する。Ｄ
ＤＩモードは低輝度時に積分終了動作を行い、また、イ
メージセンサ（１３）の各画素データの読み出し開始動
作を行うモードである。

まず、低輝度時の積分終了動作について第２２図のタイ
ムチャートに基づいて説明する。被写体輝度が低い場合
には、輝度判定回路（２４）により適正積分時間に達し
たと判定されるまで、長時間を要する場合がある。積分
を長時間行うと、暗時出力が増大し、Ｓ／Ｎ比の劣化を
招く。また、システム上、極端に長い積分時間は不都合
である。

例えば、カメラの焦点検出装置に用いるときには焦点検
出サイクルが長くなり、被写体の動きに焦点検出が追随
していけないといった不都合が起こる。このため、予め
マイクロコンピュータ（１４）内で許容し得る最長の積
分時間を設定し、この時間を超えてなおＡＤＴ端子に出
力されるＴＩＮＴ信号が反転していない場合には、ＭＤ
、＝“Ｈ”１ＭＤ、−“Ｉ］”を出力し、ＤＤＩモード
へ移行し、ＤＤ１モードにて積分の終了動作を行う。積
分時間制御部（２０）はＤＤＩモードにて、Ｎ　Ｂ　ｒ
　＝“１１“。

ＮＢ、＝“Ｌ”の信号をマイクロコンピュータ（１４）
から受けると、直ちにＢＧ倍信号“Ｌ″とする。これに
より先の場合と同様に、第１図に示すバリアゲート（Ｂ
Ｇ）のポテンシャルがフォトダイオード（ＰＤ）より高
くなり、フォトダイオード（ＰＤ）で発生する電荷の蓄
積部（ＳＴ）への流入が停止し、積分が終了する（第２
２図）。

次に、イメージセンサ（１３）の各画素データ読み出し
開始動作について説明する。低輝度時、高輝度時にかか
わらず、ＤＤＩモードにてマイクロコンピュータ（１４
）がＮＢ　、＝“Ｈ”、ＮＢ、−“Ｌ”を出力すると、
積分時間制御部（２０）は転送りロックφ。に同期し、
転送りロックφ。が“■４”のタイミングでＳＨ信号パ
ルスを発生する（第６図または第２２図）。これにより
、第５図（Ｄ、（ｇ）に示されるように、イメージセン
サ（１３）のＳＨゲートにパルス電圧が印加され、各蓄
積部（ＳＴ）に蓄積された各画素の信号電荷が転送レジ
スタ（ＲＧ）へ移送される。その後は転送りロックφ１
．φ、により、各画素の信号電荷は転送され、読み出さ
れる。各蓄積部（ＳＴ）に蓄積された信号電荷の転送レ
ジスタ（ＲＧ）への移送は、マイクロコンピュータ（１
４）がＤＤＩモードにてＮＢ、−“Ｉ−１”、ＮＩＰ、
−“Ｌ”を出力したときに行なわれるが、このとき、転
送レジスタ（ＲＧ）が積分開始後の非定常状態から復帰
し、定常状態となっていることが必要である。

定常状態では各転送レジスタ（ｒｔＧ）に暗電荷が第２
３図に示されるように蓄積されている。この暗電荷は、
各転送レジスタ（ｒｌＧ）のポテンシャル井戸で発生す
る暗電荷と順次転送される前段レジスタの暗電荷の和と
なっている。積分の開始時に、積分クリアゲート（ｒ？
、ＧＩｃＧ）のゲート端子に電圧を印加し、転送レジス
タ（ＲＧ）とオーバーフロードレイン（ＯＤＩ）間の積
分クリアゲート（ＲＧＩＣＧ）がオンとなり、転送レジ
スタ（ＲＧ）の暗電荷が全てクリアされている。積分ク
リアゲート（ＲＧＩＣＧ）がオフとなった後、転送りロ
ックφ１カ月周期経過するたびに第２３図の左側から転
送レジスタ（ＲＧ）の暗電荷が定常状態となっていく。

全ての転送レジスタ（［Ｇ）が定常状態に復帰する迄に
は画素数（Ｎ）×転送りロック１周期（Ｔ）の時間がか
かる。

非定常状態でＳ　Ｉ−１パルスを発生した場合、出力と
して取り出される電荷中の転送レジスタ（ＩＣ）の暗電
荷成分は画素によって非定常状態のものもあるため、正
しい信号が取り出させない。このため、ＳＨパルスを発
生するのは少なくともＲＧＩＣＧ信号が“トＩ“から“
■プになった後、さらに画素数×転送りロック１周期（
ＮＸＴ）経過してからでなければならない。

高輝度時にはＩ周期（ＮＸＴ）以内に積分が完了するこ
とが少なくないが、バリアゲート（ＢＧ）を閉じること
で積分は終了されるため、１周期（ＮｘＴ）経過後進、
Ｓ　Ｉ−１パルスの発生を待たせることが可能である。

次に、読み出された画素出力の処理に関し、第１１図、
第１２図に沿って以下に説明する。

イメージセンサ（Ｉ３）の各画素の信号電荷は、φ１−
“Ｌ”、φ、＝“Ｉ（”のタイミングで、第１図に示す
コンデンサ（８−１）に転送される。信号処理タイミン
グ発生部（２１）では、この信号電荷の転送に先立ち、
第１２図に示されるように、φ１−“Ｉ−１”、φ、＝
“Ｌ″のタイミングで０ＳｆｌＳ信号パルスを発し、第
１図に示すＦＥＴ（８−３）のゲートにこのパルスを印
加して、コンデンサ（８−１）を略電源電圧に充電して
リセットする。φ１−“Ｌ”。

φ、−“ｌ］”となった時点で信号電荷の転送が行われ
ると、このコンデンサ（８−１）の電圧は、信号電荷に
より低下し、イメージセンサ（１３）の出力Ｏ８は第１
２図に示されるように出力される。ＡＧＣ差動増幅回路
（２５）では、信号処理クイミング発生部（２１）より
送られるＲ８Ｓ／Ｈ信号により、゛リセット時の電圧レ
ベルを第１１図のＰＥＴ（５２）、コンデンサ（５３）
、バッファ（５Ｉ）からなるサンプルホールド回路によ
り、記憶し、オペアンプ（５４）のプラス人力へ入力す
る。一方、Ｏ８信号はバッファ（５０）を介してオペア
ンプ（５４）のマイナス人力に人力されており、ＦＥＴ
（５５，５６，５７，５８）のゲートに入力されるＧｌ
。

Ｇ２信号により定められるゲイン（第１Ｉ図参照）で差
動増幅された出力がオペアンプ（５４）からＶｏｓ’と
して出力される（第１２図参照）。

次に、積分レベルの判定について説明する。

低輝度時に強制的に積分を終了させた場合、イメージセ
ンサ（１３）の画素出力のレベルは当然適正時に比べ低
下してしまう。そこで、この場合、口述の輝度判定回路
（２４）を用いて積分のレベルの検知を行って、その結
果に応じてイメージセンサ（１３）の出力にゲインをか
け、常に適正なレベルの出力が得られるようにしている
。

以下、第８図の輝度判定アナログ回路、第９図のパルス
タイミングヂャート、第１０図の輝度判定ロノック回路
および第２４図の真理表に沿って説明する。なお、この
輝度判定アナログ回路と輝度判定ロノック回路とで、上
記輝度判定回路（２３）が構成される。第８図に示すよ
うに、オペアンプ（４３）からは入熱する光量に応じた
出力■、３＝Ｖｒｅｒ−（ＤＯＳ−ＡＧＣＯ９）が出力
され、輝度判定手段である一つのコンパレータ（４５）
のマイナス人力に入力されている。積分時間判定時には
第９図に示されるようにφｄが印加されており、基阜電
圧発生回路（ＲＶＣ）のＦＥＴ（４９）がオンとなり、
コンパレータ（４５）のプラス入力には（Ｖｒｅｆ−ｖ
　ｔｈ）が入力されている。いま、Ｓ　Ｈパルスが発生
すると、第１Ｏ図のラッチ＋（７３）、ラッチ２（７４
）、ラッチ３（７５）の全てがリセットされる。その後
、第９図に示すように、φＣパルスが発生すると、第８
図のＦＥＴ（４８）かオンとなり、コンパレータ（４５
）のプラス入力には（Ｖｒｅ「−Ｖｔｈ／　２　）が入
力される。ここで、もしくＤＯＳ−ＡＧＣＯ９）＞Ｖｔ
ｈ／２ であれば、コンパレータ（４５）の出力ＶＦＬＧは“Ｉ
−１”となり、第１Ｏ図に示すアンド（ＡＮＤ）ゲー１
−（７０）の出力が“Ｉ−１”となり、ラッチ１（７３
）がセットされる。その後、第９図で示されるように、
φｂパルスが発生すると第８図のＰＥＴ（４７）がオン
となり、コンパレータ（４５）のプラス入力には（Ｖ　
ｒｅｆ　−Ｖ　ｔｈ／　４　）が入力される。ここで、
もしくＤＯ９−ＡＧＣＯＳ）＞Ｖｔｈ／４ であれば、コンパレータ（４５）の出力ＶＦＬＧは“Ｉ
−１”となり、第１Ｏ図において、ＡＮＤゲート（７１
）の出力が“■］”となり、ラッチ２（７４）がセット
される。さらに、その後、第９図に示すように、φａパ
ルスが発生すると、第８図のＰＥＴ（４６）がオンとな
り、コンパレータ（４５）のプラス入力には（Ｖ　ｒｅ
ｆ　−Ｖ　ｔｈ／　８　）が人力される。ここで、（Ｄ
Ｏ９−ＡＧＣＯＳ）＞Ｖｔｈ／８ であれば、コンパレータ（４５）の出力ＶＦＬＧは“ｌ
−１−となり、第１θ図に示すＡＮＤゲート（７２）の
出力が“■］”となり、ラッチ３（７５）がセットされ
る。以上の各場合について、第２４図の真理表の通りに
Ｇｌ、Ｇ３信号が発生する。この信号に基づき、ゲイン
は次の表のように選択され、それぞれ略適正レベルのＶ
ｏｓが得られる。

このように、ＦＥＴ（４９，４Ｂ、４７．４６）を逐次
オンにすることによって、基準電圧発生回路（ｎｖｃ）
が複数の基準電圧を発生するので、一つのコンパレータ
（４５）で複数段に輝度を判定でき、イメージセンサ（
１３）と同一チップ上に形成されるコンパレータの数を
削減できる。

第８図に示すＦＥＴ（４４）はＩＮＴモードおよびＤＤ
ｌモードの時のみ抵抗分割回路すなわち基準電圧発生回
路（ＲＶＣ）に電源を供給するためのスイッチである。

このＦＥＴ（４４）によって、基準電圧発生回路（ＲＶ
Ｃ）は輝度判定が必要なときのみに通電され、消費電流
が低減される。この電流消費の節減効果は、高輝度には
積分時間が読み出し時間に比して短くなるため大きくな
る。

第１１図に示すように、信号Ｖｏｓ’はＦＥＴ（６０）
、コンデンサ（６２）、バッファ（６４）からなるサン
プルホールド回路によりホールドされ、オペアンプ２（
６５）のマイナス入力に人力される。この信号Ｖｏｓ’
のホールディングは信号処理タイミング発生部（２１）
からφ、−“Ｌ”、φ２＝“Ｈ“の信号電荷転送時のタ
イミングで発生するＯ８Ｓ／Ｈパルス信号によって行な
われる。また、信号Ｖｏ８°はＦＥＴ（５９）、コンデ
ンサ（６１）、バッファ（６３）からなるサンプルホー
ルド回路にも入力される。このサンプルホールド回路で
は第１図で示したＡ（２遮光を施した黒基準画素出力の
サンプルホールドを行う。サンプルホールドのタイミン
グを与えるパルスは第１２図に示すＯｎＳ／Ｈ信号であ
り、これは以下に示すシーケンスで発生させる。

第２，１２図に示すように、ＩＮＴモードからＤＤＩモ
ードに移行した後、ＡＤＴ信号には、Ａ／Ｄ変換開始の
タイミングを与えるＡＤＳ信号が現われる。マイクロコ
ンピュータ（１４）はこの信号をモニタしながら、黒基
準画素出力のサンプルホールドのタイミングを計ってい
る。マイクロコンピュータ（１４）は黒基準画素の出力
中に、ＮＢＩ＝“Ｈ”、ＮＢ、＝“Ｈ”を出力し、信号
処理タイミング発生部（２Ｉ）は、これによってＯＢＳ
／Ｈ信号を“Ｈ”とする。引き続き、マイクロコンピュ
ータ（１４）は次のＡＤＳ信号が立ち上がる迄にＮＢ。

＝“Ｌ”、ＮＢ、＝“Ｈ“を出力し、信号処理タイミン
グ発生部（２りはこれによってＯＢＳ／Ｈ信号を“Ｌ″
とする。以上によって第１１図に示すＦＥＴ（５９）、
コンデンサ（６１）、バッファ（６３）からなるサンプ
ルホールド回路は人力される黒基準画素出力をホールド
し、これをオペアンプ２（６５）のマイナス入力へ入力
する。黒基準画素出力のサンプルホールド後は、オペア
ンプ２（６５）の出力はホールドされた黒基準画素出力
に対応する分を減算され、ＦＥＴ（６６）〜（６８）の
ゲートに接続されたＧ３．Ｇ４信号によって定められる
ゲイン（第１１図別表）で増幅され、信号Ｖｏｓとして
出力される（第１２図）。

以上の如く、イメージセンサ（１３）の出力信号Ｏ８は
ＡＧＣ差動増幅回路（２５）およびＯＢ減算ＡＧＣ差動
増幅回路（２６）において２重サンプリングされ、その
信号レベルからリセットレベルが減算され、リセットノ
イズの影響のない信号が取り出されて、さらに、リセッ
トノイズの影響のない信号から黒基準レベルが減算され
て、各画素の゛　　出力から暗時出力が除去された出力
Ｖｏｓが得られる。さらに、この出力Ｖｏｓは、イメー
ジセンサ（１３）の出力Ｏ８に対して、ＡＧＣ差動増幅
回路（２５）およびＯＢ減算ＡＧＣ差動増幅回路（２６
）において各画素出力の平均レベルに応じて、後述する
ように、×８〜×６４のゲインをかけて作成されている
。このように、２つの増幅回路（２５，２６）で２段で
増幅するので１つの増幅回路で増幅する場合に比してオ
ペアンプ（５４，６４）に接続する抵抗の値の範囲は小
さくてよく、抵抗の占める面積が小さくなる。

次に、第１Ｉ図に示すＡＧＣ差動増幅回路（２５）のオ
ペアンプ（５４）のゲインとＯＢ減算ＡＧＣ差動増幅回
路（２６）のオペアンプ（６５）のゲインについて述べ
る。ここではイメージセンサ（１３）の出力ＯＳに対し
て、Ｘ８．ＸＩ６．ｘ３２゜×６４のゲインを切り換え
るため、オペアンプ１（５４）で２段階、オペアンプ２
（６５）で２段階のゲイン切り換えを行うようにしてい
る。この場合、オペアンプ（５４）、（６５）には常に
オフセットの問題がある。２段階でゲインをかける場合
、初段のゲインをＧＮＩ、後段のゲインをＧＮ２とし、
各オペアンプのオフセットを△Ｖ、入力をＶｉ１出力を
Ｖｏとすれば、出力は下式で表わされる。

Ｖｏ−（（Ｖｉ＋△Ｖ）ｘＧＮｌ＋△Ｖ）　ＸＧＮ２＝
ＶｉＸＧＮＩＸＧＮ２＋△Ｖ　−（ＧＮ　Ｉ　ｘ　ＧＮ
２　＋　ＧＮ２）−（Ｖｉ＋△Ｖ）ｘＧＮｌｘＧＮ２＋
△ＶｘＧＮ２２段のオペアンプのトータルのゲインＧＮ
ＩＸＧＮ２が変わらない場合には、上式の第２項（△Ｖ
ＸＧＮ２）でＧＮ２によるオフセットが現われる。

すなわち、ＧＮ２を小さくした方がトータルのオフセッ
トが小さくなる。

したがって、初段のゲインＧＮＩを後段のゲインＧＮ２
よりも高く選ぶことによってオフセットは抑えられるが
、この手段によっても、オフセットは残る。このため、
後段のオペアンプ２（６５）は、第１１図に示すように
、参照電圧Ｖ　ｒｅｒからバイアス手段であるダイオー
ド（９９月個分電位降下した電圧を基準としてレベルシ
フトするため、常にＡ／Ｄ変換可能なように、オフセッ
トが参照電圧Ｖｒｅｒより低電圧側に出るようにしてい
る。

ＯＢ減算ＡＧＣ差動増幅回路（２６）には、黒基準画素
を表す信号のサンプルホールド後、有効画素を表す信号
の出力に先立ち、Ａ（！遮光を施した第２の黒基準画素
を表す信号を出力している。この第２の黒基準画素を表
す出力からは、先にホールドされた黒基準画素が減算さ
れるため、オペアンプのオフセットがなければ参照電圧
Ｖ　ｒｅｆと一致した出力が得られる。しかし、オペア
ンプ２（６５）の出力は常に参照電圧Ｖ　ｒｅｒより低
電圧側にオフセットＶｏｆＴｓｅｔが生ずるために、出
力は（Ｖ　ｒｅｆ−Ｖｏｒｆｓｅｔ）となる。これをＡ
／Ｄ変換すると、Ｖｏｆｆｓｅｔに相当する信号がディ
ジタルデータとして得られる。以降有効画素の出力はこ
のＶｏｆｆｓｅｔ分をマイクロコンピュータ（１４）の
演算によって減算されるので、マイクロコンピュータ（
１４）に入力されるデータは実質的にはオフセット成分
を除去したデータと同じことになる。

次に、ＤＤ２モードについて説明を行う。

ＤＤ２モードにおいては、イメージセンサ（１３）に対
して能動的な動作を行わせることはない。

このため、Ｉ１０バッファ（２２）に接続されたＮＢ　
＋　、　Ｎ　Ｂ　ｔの信号の入出力を切り換え、ＮＢ、
にＧｌ信号、ＮＢ、にＧ３信号を出力し、マイクロコン
ピュータ（１４）にイメージセンサ（１３）の出力のゲ
イン情報を告知している。このＩ１０切り換えはＤＤ２
信号で行イつれろ。

ＤＤ２モードにおいてのみ、Ｖｏｕｔとして出力される
信号はイメージセンサ（１３）の出力Ｖｏｓである。

このシステム上使用する画素はイメージセンサ（１３）
の２つの分離した領域において検出される画素であり、
２つの領域の間にはフォトダイオード（ＰＤ）を設けて
いない。これらの画素の出力をＶｏｕｔとしてＡ／Ｄ変
換部（１５）へ出力する際には後述する問題点があるた
め、ＤＤ２モードとＤＤ１モードの切り換えによって、
有効画素の出力時のみ、ＶｏｕｔとしてＶｏｓを出力し
ている。ＡＧＣ差動増幅回路（２５）の出力Ｖｏｓ’は
有効画素の出力時には、光信号に対応する出力成分Ｖｏ
ｓ’（ｓｉｇ）と暗時出力成分Ｖ　ｏｓ’　（ｄａｒｋ
）の和として表わされる（Ｖ　ｏｓ’　−Ｖ　ｏｓ’　
（ｓ　ｉｇ）　＋　Ｖ　ｏｓ’　（ｄａｒｋ））。ＯＢ
減算ＡＧＣ差動増幅回路（２６）にてＶ　ｏｓ’　（ｄ
ａｒｋ）に相当する成分の減算を行い、 Ｖｏｓ＝Ｖｒｅｆ−ＧＮ２　Ｘ（Ｖｏｓ’−Ｖｏｓ’（
ｄａｒｋ））としてＡ／Ｄ変換部（１５）に出力してい
る。

このとき、フォトダイオード（ＰＤ）を除去した画素の
出力は光信号に対応する出力も暗時出力成分もないため
、Ｖｏｓ’＝０となる。ここでＯＢ減算ＡＧＣ差動増幅
（２６）にてＶ　ｏｓ’　（ｄａｒｋ）の減算を行うと
、 Ｖｏｓ＝Ｖｒｅｆ−ＧＮ２　ｘ（０−Ｖｏｓ’（ｄａｒ
ｋ））＞Ｖｒｅｆとなり、Ａ／Ｄ変換可能な参照電圧Ｖ
　ｒｅｒより低電圧側とは逆に、Ｖｏｓが参照電圧Ｖ　
ｒｅｒより高電圧となってしまい、Ａ／Ｄ変換のダイナ
ミックレンジを越え、Ａ／Ｄ変換装置すなわちＡ／Ｄ変
換部（１５）の破壊を招くおそれがある。このために、
有効画素の出力以外では、アナログスイッチ（２８）、
（２９）を切り替えて、常にＡ／Ｄ変換可能な温度検出
出力Ｖ　ＴＭＰを出力している。このように、有効画素
の出力時のみＤＤ２−“■４”としてＶｏｓの出力を行
い、無効画素の出力時はＤＤ２＝“Ｌ“とじてＶＴＭＰ
の出力を行なうことによって、常にＡ／Ｄ変換のダイナ
ミックレンジ内でＡ／Ｄ変換を行うようにしている。

以上でＤＤ２モードの説明を終了し、第１実施例の説明
を終了する。

次に、上記第１実施例における暗時出力成分の除去手段
を変形した第２の実施例について説明する。ここでは、
第１の実施例と異なる点のみについて、第１４図のブロ
ック図、第１５図のＡＧＣ差動増幅回路の回路図で説明
する。

まず、第２の実施例を示す第１４図のブロック図と第１
の実施例を示す第２図のブロック図の相違によって示さ
れるように、第２の実施例はアナログ参照電圧Ｖ　ｒｅ
ｄ”がＡＧＣ差動増幅回路（１２５）から出力されてい
る点で第１の実施例と相違する。また、第１４図では第
１の実施例におけるＯＢ減算ＡＧＣ差動増幅回路が除去
されている。

第１５図にて第２の実施例の動作を説明する。第１の実
施例と同様に、有効画素の出力に先立ち、イメージセン
サ（１３）は暗時出力すなわち黒基準画素の出力を出力
する。ここで、ＡＧＣ差動増幅回路（１２５）中のＦＥ
Ｔ（１５９）、コンデンサ（１６１）およびバッファ（
１６３）からなる保持手段であるサンプルホールド回路
ではＯＢＳ／Ｈパルスによって黒基準画素の出力をサン
プルホールドする。第１の実施例では、ホールドされた
出力をオペアンプ２（６５）のマイナス人力に接続し、
オペアンプ２（６５）で減算を行っていたが、第２の実
施例では、ホールドされた出力をＶ　ｒｅｒ’として出
力している。このＶ　ｒｅｆ’はＡ／Ｄコンバータ（１
１５）にアナログ参照電圧として供給され、Ａ／Ｄ変換
部（１１５）では、この電圧を基準として、入力された
電圧をＡ／Ｄ変換する。すなわち、入力Ｖ　ｏｕｔと参
照電圧Ｖ　ｒｅｆ’の差動を取ってディジタル値に変換
するため、Ａ／Ｄ変換部（１１５）内で黒基準画素出力
の減算を行うことと等価となる。

したがって、オペアンプで有効画素出力から黒基準画素
出力を減算して、レベルシフトし、これをＡ／Ｄ変換部
の参照電圧とする場合に生じるオペアンプのオフセット
の問題は、この実施例では生じない。

また、ＦＥＴ（１６０）、コンデンサ（１６２）および
バッファ（１６４）からなるサンプルホールド回路によ
ってサンプルホールドされる黒基準画素の出力も各有効
画素の出力もオペアンプ２（１６５）の出力となってお
り、これらの差動をＡ／Ｄ変換部（１１５）内で取るた
め、オペアンプ２（１６５）のオフセットは完全に除去
される。よって第２の実施例においてはイメージセンサ
（１３）の暗時出力の除去と同時にオペアンプ２（１６
５）のオフセットの除去が行われる。

次に、第３の実施例について、第１６．１７．１８図を
参照しながら説明する。この第３の実施例は暗時出力除
去手段が第１．２の実施例と異なる。

まず、第３の実施例のブロック図（第１６図）と、第１
の実施例のブロック図（第２図）との違いについて述べ
る。

第３の実施例では、黒基準画素のサンプルホールドパル
スＯＢ　Ｓ　／　１４はＡ／Ｄ変換装置すなわちＡ／Ｄ
変換部（２１５）に人力されており、ＯＢ減算ＡＧＣ差
動増幅回路は除去されている。この第３の実施例では、
黒基準画素の減算はＡ／Ｄ変換部（２１５）内で行われ
る。第１８図はＡ／Ｄ変換部（２１５）を示し、このＡ
／Ｄ変換部（２１５）はＡ／Ｄ変換回路（２０６）とそ
れと同一チップ上に設けられた内部回路を有する。第１
８図でＶｉｎとして入力されるイメージセンサの出力は
黒基準画素とこれに続く有効画素の出力からなる。黒基
準画素の出力はＯＢＳ／Ｈパルスにて、ＰＥＴ（２０ｔ
）、コンデンサ（２０２）およびバッファ（２０３）か
らなるサンプルホールド回路によってサンプルホールド
される。そして以降入力される有効画素出力は減算手段
であるオペアンプ（２０５）により、サンプルホールド
された黒基準画素出力分を減算された後、Ａ／Ｄ変換回
路（２０６）へ入力される。

このように、オペアンプ（２０５）で有効画素出力と黒
基準画素出力との差をとり、それをＡ／Ｄ変換するので
、イメージセンサ（１３）側の処理が軽減され、回路構
成が単純化する。

第Ｉ７図はＡＧＣ差動増幅回路（２２５）を示す。

第１の実施例では黒基準画素の出力に対するサンプルホ
ールド回路があったが、第３の実施例では、これは除去
されている。また、第２の実施例と同様に、黒基準画素
出力も有効画素出力ら同一のオペアンプ（＋６５）から
出力されるため、このオペアンプ（１６５）のオフセッ
トは完全にキャンセルされる。

次に、暗時出力の除去手段が前述の実施例と異なる第４
の実施例を説明する。第１９図は、この第４の実施例に
係るハードウェアブロック図である。これは第３の実施
例のブロック図である第１６図とは、参照電圧Ｖ　ｒｅ
ｆがＡ／Ｄ変換部（３１５）に人力されていないという
点で異なっており、ＡＧＣ差動増幅回路（２２５）は第
３の実施例と全く同一の構成である。

第２０図にＡ／Ｄ変換部（３１５）を示し、このＡ／Ｄ
変換部（３１５）はＡ／Ｄ変換回路（４０５）とそれと
同一チップ上に設けられた内部回路を有する。イメージ
センサ（１３）が黒基準画素の出力を行っている間にＡ
／Ｄ変換部（３１５）にはＯＢＳ　／　Ｉ（パルスが与
えられ、端子Ｖｉｎに人力されている黒基準画素の出力
がＦＥＴ（４０１）、コンデンサ（４０２）、バッファ
（４０３）からなるサンプルホールド回路によって、サ
ンプルホールドされる。ホールドされた黒基準画素出力
はアナログ参照電圧（Ｖ　ｒｅｒ’　）としてＡ／Ｄ変
換回路（４０５）に入力される。それ以降、端子Ｖｉｎ
に入力されるイメージセンサ（！３）の有効画素出力は
、第２の実施例と同様、ホールドされた黒基準画素の出
力（Ｖｒｅｆ’　）が減算された後、Ａ／Ｄ変換される
。これにより暗時出力成分が除去される。

このように、この第４実施例では、黒基準画素出力をサ
ンプルホールドし、この黒基準画素出力をアナログ参照
電圧（Ｖ　ｒｅｆ’　）としてＡ／Ｄ変換回路（４０５
）でＡ／Ｄ変換を行うので、黒基準画素出力を参照電圧
にレベルシフトするためのオペアンプが不要になり、さ
らに、そのためレベルシフトオフセットが零になる。

〈発明の効果〉 以上より明らかなように、この発明のＡ／Ｄ変換装置は
、入力端子をサンプルホールドするサンプルホールド手
段と、上記サンプルホールド手段にサンプルホールドさ
れた電圧を参照電圧としてＡ／Ｄ変換を行なうＡ／Ｄ変
換回路とを同一チップ上に設けてなるので、従来の如き
レベルシフトを行なうためのオペアンプが不要となり、
小面積になり、回路構成が簡単になり、またレベルシフ
トオフセットが零になる。

【図面の簡単な説明】

第１図はこの発明の固体撮像装置におけるイメ−ジセン
サの構成図、第２図はこの発明の第１実施例の固定撮像
装置のブロック図、第３図はイニシャライズ時における
イメージセンサのポテンシャル構造を示す図、第４図は
上記第１実施例のイニシャライズモードにおける信号の
タイムチャート、第５図はイメージセンサの積分モード
時におけるポテンシャル構造を示す図、第６図は積分モ
ード時における信号のタイムチャート、第７図は補償用
ダイオードの構造図、第８図は輝度判定アナログ回路の
回路図、第９図は輝度判定時の信号のタイムチャート、
第１０図は輝度判定ロジック回路の回路図、第１１図は
第１実施例におけるＡＧＣ作動増幅回路およびＯＢ減算
ＡＧＣ作動増幅回路の回路図、第１２図は画素出力の処
理に関するタイムチャート、第１３図は温度検出部の回
路図、第１４図は第２実施例の固体撮像装置のブロック
図、第１５図は第２実施例のＡＧＣ作動増幅回路の回路
図、第１６図は第３実施例の固体撮像装置のブロック図
、第１７図は第３実施例のＡＧＣ作動増幅回路の回路図
、第１８図はＡ／Ｄ変換部の回路図、第１９図は第４実
施例の固体撮像装置のブロック図、第２０図は第４実施
例のＡ／Ｄ変換部の回路図、第２１図はイメージセンサ
の構造図、第２２図は第４実施例の積分モードにおける
信号のタイムチャート、第２３図は暗電荷の転送を説明
する図、第２４図は輝度判定ロジック回路の真理表を表
わす図である。 ＰＤ・・・フォトダイオード、ＢＧ・・・バリアゲート
、ＳＴ・・・蓄積部、Ｓｔ（・・・シフトゲート、ＲＧ
・・・転送レジスタ、ＲＧ　Ｉ　ＣＧ・・・積分クリア
ゲート、１４・・・マイクロコンピュータ、２０・・・
積分時間制御部、２３・・・モード選択回路、２４・・
・輝度判定回路、３０・・・転送りロック発生部。 特許出願人　ミノルタカメラ株式会社 代　理　人　弁理士　前出　葆　ほか２名周辺長Ｌｂ Ｘ 周包長Ｌａ Ｌａ　＝　７．７Ｌｂ

Claims (1)

【特許請求の範囲】
1. （１）入力電圧をサンプルホールドするサンプルホール
   ド手段と、上記サンプルホールド手段にサンプルホール
   ドされた電圧を参照電圧としてＡ／Ｄ変換を行なうＡ／
   Ｄ変換回路とを同一チップ上に設けてなるＡ／Ｄ変換装
   置。