JPH01201751A - Memory protecting device - Google Patents

Abstract

PURPOSE:To lighten the burden of a hardware by providing the banks of register files corresponding to plural tasks and setting the upper limit and the lower limit of the address of a memory space used for the banks and a memory space used in common for the banks. CONSTITUTION:The title device is provided with registers 1a and 1b to set an upper limit BCLMTH and an lower limit BCLMTL of the address of the memory space common to the plural banks and is provided with registers 2a and 2b to set an upper limit BnLMTL and a lower limit BnLMTL of the memory space used by each bank. An address from a microprocessor 1, etc., is compared with the contents of the registers 1a and 1b by a comparator 4a and is compared with the contents of the registers 2a and 2b by a comparator 4b and the outputs of the comparators 4a and 4b are passed through AND circuits 5 and 5 and outputted from an OR circuit as a memory access permission signal.

Description

【発明の詳細な説明】 産業上の利用分野 本発明はマイクロプロセッサ等で複数のレジスタファイ
ルのバンクを持ち、複数のタスクが時分割等で並列に処
理できるマルチタスク実行システムにおいて、各バンク
が使用できるメモリ空間（ワークエリア等）のアドレス
の上限と下限、及び、各バンクが共有して使用できるメ
モリ空間のアドレスの上限と下限を設定することによっ
て実行中のバンク以外のメモリ空間が破壊されることが
ないようにしたメモリ保護装置に関するものである。[Detailed Description of the Invention] Industrial Application Field The present invention is a multi-task execution system in which a microprocessor or the like has a plurality of register file banks, and each bank is used in a multi-task execution system in which a plurality of tasks can be processed in parallel by time division, etc. By setting the upper and lower limits of the address of the memory space (work area, etc.) that can be used, and the upper and lower limits of the address of the memory space that can be shared by each bank, the memory space of the bank other than the one currently being executed is destroyed. The present invention relates to a memory protection device that prevents this from occurring.

従来の技術 複数のタスクが時分割で並列して処理されるマイルタス
クシステムになると、メモリ上にオペレーティングシス
テム（以下、Ｏ８と略す）も含めた多数のタスクが同時
に存在することになる。このような状況では各タスクの
実行をＯ８が管理しなければならない。また、あるタス
クから他のタスクに対して不法なアクセスなどがあって
はならない。たとえば、ユーザ・プログラムが不法にＯ
８に侵入して、そのＯ８を混乱させたり、他のタスクの
データを書き換える動作等は絶対に許してはならない、
このようなことが行われると、プログラムの暴走、ひい
てはシステムダウンなどにつながる可能性がある。つま
り、各タスクが占有する論理アドレスごとに「ＯＳモー
ドでのみ実行／リード／ライト可能」、「ユーザは実行
のみ可能」などの保護を行う必要がある。2. Description of the Related Art In a mile task system in which a plurality of tasks are processed in parallel in a time-sharing manner, a large number of tasks including an operating system (hereinafter abbreviated as O8) will exist simultaneously in memory. In such a situation, O8 must manage the execution of each task. Also, there must be no illegal access from one task to another task. For example, if a user program illegally
It must never be allowed to infiltrate O8 and confuse it or rewrite data of other tasks.
If this happens, there is a possibility that the program will run out of control and the system may crash. In other words, it is necessary to protect each logical address occupied by each task by specifying that it can be executed/read/written only in OS mode, or that the user can only execute it.

この保護を実行するにあたっては、近年までＯ８の管理
にすべてまかされており、Ｏ８はタスクが切り換わるご
とに、その保護内容を更新し、チエツクしなければなら
なかった。そのため、Ｏ３自体にプログラムミス、ハー
ドエラーなどの誤動作がおこった場合は、メモリの内容
が破壊され、システムダウンに至ることが多かった。Until recently, the execution of this protection was entirely left to the management of the O8, and the O8 had to update and check the protection content each time the task was switched. Therefore, when a malfunction such as a programming error or a hard error occurs in the O3 itself, the contents of the memory are often destroyed and the system goes down.

そこで、現在ではメモリ管理ユニット（以下、ＭＭＵと
略す）を併用して、メモリ保護を行う場合が多い。Therefore, at present, a memory management unit (hereinafter abbreviated as MMU) is often used in combination to protect the memory.

プログラムや、データモジュールは独立したセグメント
として構成し、論理アドレスでプログラミングするのが
便利である。これらのセグメントを主メモリに格納して
参照する場合、主メモリに対してはハードウェアから定
まる物理アドレスを与えなければならない。この図を第
４図に示す。It is convenient to configure programs and data modules as independent segments and program them using logical addresses. When these segments are stored in the main memory and referenced, a physical address determined by the hardware must be given to the main memory. This diagram is shown in FIG.

論理アドレスでプログラミングされたプログラムを実行
すると、もちろん、プロセッサは論理アドレスを出力す
る、そのため、論理アドレスを物理アドレスに変換する
ハードウェアをプロセッサと主メモリの間におかねばな
らない。これをＭＭＵと言う。When executing a program programmed with logical addresses, the processor will, of course, output logical addresses, so hardware must be placed between the processor and main memory to convert logical addresses to physical addresses. This is called MMU.

さて、ＭＭＵは論理アドレスを物理アドレスに変換する
ために、各セグメントごとにセグメント・ベース・アド
レスを格納してお（。論理アドレスはセグメント番号と
オフセットで表現され、物理アドレスはセグメント番号
に対応するセグメント・ベース・アドレスを用いて、 物理アドレス＝セグメント・ベース・アドレス＋オフセ
ットの演算式により求められる。Now, in order to convert a logical address into a physical address, the MMU stores a segment base address for each segment (a logical address is expressed by a segment number and an offset, and a physical address corresponds to the segment number. Using the segment base address, it is determined by the formula: physical address = segment base address + offset.

このとき、各セグメントに対し、セグメント・ベース・
アドレスの他にセグメント・サイズ、セグメント属性を
指定する。まず、オフセット値がセグメントサイズを越
えた場合、違反とする。これは隣接する他のセグメント
を破壊する恐れがあるからである。また、セグメント属
性としては種々のものが考えられるが、主に、Ｏ８とユ
ーザ領域の区別、読み出しのみ許可にする領域の区別な
どがある。At this time, for each segment, segment base
In addition to the address, specify the segment size and segment attributes. First, if the offset value exceeds the segment size, it is considered a violation. This is because there is a risk of destroying other adjacent segments. In addition, there are various possible segment attributes, but mainly there are distinctions between O8 and user areas, and areas where only reading is permitted.

プロセッサからはバスサイクルごとに一群のステータス
信号が出力されている。また、バスサイクルが読みだし
サイクルであるか書き込みサイクルであるかを指定する
制御信号も出力されている、ＭＭＵはメモリ参照ごとに
セグメントの属性とこれらの信号を比較するセグメント
サイズ、または、セグメント属性に違反があるのを検出
するとＭＭＵはセグメント違反の信号をプロセッサに送
る。プロセッサは違反信号を受信すると命令の実行を中
断して例外処理を行う。これによって、メモリを保護し
ていた。A group of status signals are output from the processor every bus cycle. It also outputs a control signal that specifies whether a bus cycle is a read cycle or a write cycle.The MMU compares these signals with the attributes of the segment for each memory reference. When the MMU detects a violation of the segment violation, it sends a segment violation signal to the processor. When a processor receives a violation signal, it interrupts instruction execution and performs exception handling. This protects memory.

発明が解決しようとする課題 しかしながら、上記従来の方法では、セグメントごとに
、セグメント・ベース・アドレス、セグメント・サイズ
、セグメント属性を拡納してお（メモリ空間を主メモリ
とは別に用意する必要があり、ハードウェア上大きな負
担となった。Problems to be Solved by the Invention However, in the conventional method described above, the segment base address, segment size, and segment attributes are expanded for each segment (memory space must be prepared separately from main memory). This was a big burden on the hardware.

課題を解決するための手段 本発明は上記従来の問題点を解決するもので、複数のタ
スクに対応する複数のレジスタファイルのバンクを持ち
、バンクごとに使用するメモリ空間のアドレスの上限と
下限を設定し、また、バンク共有で使用するメモリ空間
のアドレスの上限と下限を設定し、出力されるアドレス
が上記メモリ空間範囲内にあるかを判断することによっ
てメモリ保護を実現するものである。Means for Solving the Problems The present invention solves the above-mentioned conventional problems. It has a plurality of banks of register files corresponding to a plurality of tasks, and sets the upper and lower limits of the address of the memory space used for each bank. Memory protection is achieved by setting upper and lower limits of addresses in the memory space used for bank sharing, and determining whether the output address is within the memory space range.

作用 これによって、ハードウェアの負担は比較的軽（すみ、
かつ、メモリ空間に対してもきめ細かい保護をかけるこ
とができる。This makes the burden on the hardware relatively light.
Moreover, detailed protection can be applied to the memory space.

実施例 以下、本発明の一実施例について図面を参照しながら説
明する。EXAMPLE Hereinafter, an example of the present invention will be described with reference to the drawings.

第１図は、本発明の一実施例におけるメモリ保護の構成
ブロック図である。FIG. 1 is a configuration block diagram of memory protection in an embodiment of the present invention.

この図で、１ａ、１ｂはバンク共有のメモリ空間（ワー
クエリア等）のアドレスの上限Ｂｏ、ＬＭＴＨ及び、下
限Ｂ、、ＬＭＴＬを設定するレジスタであり、２ａ、２
ｂはバンクごとに使用するメモリ空間の上限Ｂ。、ＬＭ
ＴＨ及び下限Ｂ、、ＬＭＴＬを設定するレジスタ群でバ
ンクの数だけあり、３ａ、３ｂはマルチプレクサ（ＭＰ
Ｘ）　、４ａ、４ｂは比較器、５はＡＮＤ回路、６はＯ
Ｒ回路である。In this figure, 1a and 1b are registers for setting the upper limit Bo, LMTH and lower limit B, LMTL of the address of the bank-shared memory space (work area, etc.), and 2a, 2
b is the upper limit B of memory space used for each bank. , L.M.
There are as many registers as there are banks for setting TH and lower limits B, LMTL, and 3a and 3b are multiplexers (MP
X), 4a, 4b are comparators, 5 is an AND circuit, 6 is O
This is an R circuit.

第２図は、複数のバンクを持つマルチタスク実行システ
ムにおいて、現在、バンク１でタスクＡ、バンク２でタ
クスＢ、及び、タクスＤ、バンク３でタスクＣが実行さ
れており、バンク２ではタクスＢがタスクＤをサスペン
ドしている場合のメモリ空間のマツプ図である。ここで
バンク２が−ＲＵＮ−状態の場合、バンク２が使用可能
なメモリ空間は斜線で示した領域となる。Figure 2 shows that in a multitask execution system with multiple banks, task A is currently being executed in bank 1, task B and D are being executed in bank 2, task C is being executed in bank 3, and task C is being executed in bank 2. 3 is a map diagram of the memory space when task B suspends task D. FIG. Here, when bank 2 is in the -RUN- state, the memory space available for bank 2 is the area shown by diagonal lines.

即ち、バンク共有で使用するメモリ空間のアドレスの上
限Ｂ、、ＬＭＴＨと下限Ｂ、、ＬＭＴＬ及び現在”ＲＵ
Ｎ−状態にあるバンクが使用するメモリ空間のアドレス
の上限Ｂ。、ＬＭＴＨと下限Ｂｏ、ＬＭＴＬをあらかじ
め設定しておき、この範囲内だけメモリアクセスを可能
にすればメモリは保護される。That is, the upper limit B, LMTH and lower limit B, LMTL of the address of the memory space used for bank sharing and the current RU
Upper limit B of addresses in memory space used by banks in the N-state. , LMTH and lower limits Bo and LMTL are set in advance, and the memory is protected by allowing memory access only within these ranges.

そこで、第１図において、メモリに対し、マイクロプロ
セッサ等からアドレスが出力されると、バンク共有で使
用するメモリ空間にあるかどうかを判別するために比較
器４ａを用いて Ｂｏ、　Ｌ　Ｍ　Ｔ　Ｈ−＋−とＢ　ｃ　、Ｌ　Ｍ　Ｔ
　Ｌ　−＋　ｂとマイクロプロセッサ等から出力される
アドレスを比較する。Therefore, in FIG. 1, when an address is output to the memory from a microprocessor or the like, a comparator 4a is used to determine whether the address is in the memory space used for bank sharing. -+- and B c , L M T
Compare L −+ b with the address output from a microprocessor or the like.

そして、そのアドレスがＢｏ、ＬＭＴＨ以下でＢ、、Ｌ
ＭＴＬ以上の場合ＡＮＤ回路５を通してＢｃ、　Ｅ　Ｎ
　Ａ　Ｂ　Ｌ　Ｅが出力される。If the address is below Bo, LMTH, then B,,L
If it is more than MTL, Bc, E N through AND circuit 5
A B L E is output.

また、−ＲＵＮ”状態にあるバンクが使用するメモリ空
間の範囲内であるかどうかを判別するだめに、バンク２
が実行している場合には、Ｂ＋１．　Ｌ　Ｍ　Ｔ　Ｈ−
ｚａからＭ　Ｐ　Ｘ−３ａを用いてＢ　２　、　Ｌ　Ｍ
　Ｔ　Ｈを取り出し、また同様にＢｎ、ＬＭＴＬ−２ｂ
からＢ２．ＬＭＴＬを取り出し、この値とマイクロプロ
セッサ等から出力されるアドレスを比較する。上記と同
様に、そのアドレスが８２　、Ｌ　Ｍ　Ｔ　Ｈ以下でＢ
　ｔ　、Ｌ　Ｍ　Ｔ　Ｌ以上の場合、Ｂｎ、ＥＮＡＢＬ
Ｅが出力される。In addition, in order to determine whether the bank in the -RUN'' state is within the range of the memory space to be used, bank 2
is running, then B+1. L M T H-
B 2 , LM using M P X-3a from za
Take out T H, and in the same way, Bn, LMTL-2b
From B2. The LMTL is extracted and this value is compared with the address output from a microprocessor or the like. Similarly to the above, if the address is 82, L M T H or less, B
t, L M T L or more, Bn, ENABL
E is output.

そして、Ｂ、、　Ｅ　Ｎ　Ａ　Ｂ　Ｌ　ＥとＢｎ、ＥＮ
ＡＢＬＥの論理和をＯＲ回路６によって得、これをメモ
リアクセス許可信号とする。これはとりも直さず、これ
が出力されている場合は、現在アクセス可能であるメモ
リ空間に対してデータの読み書きを行っていることを示
している。And B,, E N A B L E and Bn, EN
The OR circuit 6 obtains the logical sum of ABLE and uses this as a memory access permission signal. This is nothing special; if this is output, it indicates that data is being read or written from the currently accessible memory space.

ここで、メモリ書き込みだけを保護することを考えると
、メモリ保護構成ブロックは第３図のようになる。ここ
で、７はインバーター、８はＡＮＤ回路、９は第１図で
示したメモリ保護の構成ブロックである。If we consider protecting only memory writes, the memory protection configuration block will be as shown in FIG. Here, 7 is an inverter, 8 is an AND circuit, and 9 is a memory protection configuration block shown in FIG.

この構成によって、アドレスがマイクロプロセッサ等か
ら出力されるとメモリアクセス許可ブロック９によって
アクセス可能であるメモリ、即ち、ワークエリアである
かどうか判断され、ワークエリア内であり書き込みであ
ればライト信号ＷＥとメモリアクセス許可信号との論理
積がとられ、これをメモリライト信号として利用できる
。また、ワークエリア外であり書き込みであれば、ライ
ト信号ＷＥとメモリアクセス許可信号の反転との論理積
がとられ、これをマイクロプロセッサ等の例外割り込み
として利用で寺る。With this configuration, when an address is output from a microprocessor or the like, the memory access permission block 9 determines whether it is an accessible memory, that is, a work area, and if it is within the work area and writing, a write signal WE is sent. A logical product with a memory access permission signal is taken, and this can be used as a memory write signal. Furthermore, if it is outside the work area and it is a write, the write signal WE is ANDed with the inversion of the memory access permission signal, and this can be used as an exception interrupt for a microprocessor or the like.

発明の効果 以上のように、本発明はマイクロプロセッサ等で複数の
レジスタファイルのバンクをもち、複数のタスクが時分
割等で並列に処理できるマルチタスク実行システムにお
いて、各バンクが使用できるメモリ空間（ワークエリア
等）のアドレスの上限と下限、及び、各バンクが共有し
て使用できるメモリ空間のアドレスの上限と下限を設定
するレジスタ群を持ち、これをマイクロプロセッサ等か
ら出力されるアドレスと比較することによってメモリ保
護が実現される。Effects of the Invention As described above, the present invention provides memory space ( It has a group of registers that set the upper and lower limits of the addresses of the work area, etc.) and the upper and lower limits of the addresses of the memory space that can be shared by each bank, and compares these with the addresses output from the microprocessor, etc. This achieves memory protection.

これによって、メモリ管理ユニット（ＭＭＵ）を用いた
時と較べてハードウェアの負担は軽くなり、かつ、メモ
リ空間に対してもきめ細かい保護をかけることができる
。This reduces the burden on hardware compared to when a memory management unit (MMU) is used, and allows fine-grained protection of the memory space.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の第１の実施例におけるメモリ保護装置
の構成ブロック図、第２図はメモリ空間のマツプ図、第
３図は書き込み時のみメモリ保護を行う場合の構成ブロ
ック図、第４図は従来例におけるメモリ管理図である。 ｌａ、ｌｂ・・・・・・共有ワークエリアの上限、下限
を設定するレジスタ、２ａ、２ｂ・・・・・・バンクご
とのワークエリアの上限と下限を設定するレジスタ、３
ａ、３ｂ・・・・・・マルチプレクサ、４ａ、４ｂ・・
・・・・比較器、５，８・・・・・・ＡＮＤ回路、６・
・・・・・ＯＲ回路、７・・・・・・インバーター、９
・・・・・・メモリアクセス許可ブロック。 代理人の氏名　弁理士　中尾敏男　はが１名第１図 第２図 メモリ見間　　　　　レヅズタ群　　　　クズり状態第
３図 第４図 （プログ）ムテータもニーｒル）　（１メモリン論理ア
ドシ又と灼理アドレスFIG. 1 is a block diagram of the configuration of a memory protection device according to the first embodiment of the present invention, FIG. 2 is a map of the memory space, FIG. 3 is a block diagram of the configuration when memory protection is performed only during writing, and FIG. The figure is a memory management diagram in a conventional example. la, lb...Registers for setting the upper and lower limits of the shared work area, 2a, 2b...Registers for setting the upper and lower limits of the work area for each bank, 3
a, 3b...Multiplexer, 4a, 4b...
... Comparator, 5, 8 ... AND circuit, 6.
...OR circuit, 7...Inverter, 9
...Memory access permission block. Name of agent Patent attorney Toshio Nakao 1 person Figure 1 Figure 2 Memory view Rezuzuta group Kuzuta group Figure 3 Figure 4 (Program) Mutator is also Neil) (1 Memory logic Adshimata and Akari address

Claims (1)

【特許請求の範囲】[Claims] １つのマイクロプロセッサと、複数のタスクに対応する
複数のレジスタファイルのバンク、上記レジスタファイ
ル中に、各バンクごとに使用するメモリ空間（ワークエ
リア等）のアドレスの上限と下限を設定する第１のレジ
スタ群、実行中のバンクのレジスタを選択するマルチプ
レクサプログラム実行時に出力されるアドレスが実行中
のバンクが使用するメモリ空間範囲内にあるか判断する
比較器バンク共有で使用するメモリ空間のアドレスの上
限と下限を設定する第２のレジスタ群、出力されるアド
レスがバンク共有で使用するメモリ空間範囲内であるか
判断する比較器をそなえ、これら比較器の判断の結果、
出力されたアドレスが実行中のバンクで使用可能なメモ
リ空間であるか、バンク共有で使用可能なメモリ空間で
あれば、メモリアクセス許可信号を出力し、同許可信号
をメモリへの書き込み、または、読み出し制御信号にな
したことを特徴とするメモリー保護装置。One microprocessor and multiple banks of register files corresponding to multiple tasks, and a first register that sets the upper and lower limits of addresses of the memory space (work area, etc.) used for each bank in the register file. Multiplexer that selects the registers of the register group and the bank that is being executed. A comparator that determines whether the address output when the program is executed is within the memory space used by the bank that is being executed. Upper limit of addresses in the memory space used in bank sharing. and a second group of registers that set the lower limit, and a comparator that determines whether the output address is within the memory space range used for bank sharing.As a result of the determination by these comparators,
If the output address is a memory space that can be used in the bank that is being executed, or if it is a memory space that can be shared by a bank, it outputs a memory access permission signal and writes the permission signal to the memory, or A memory protection device characterized by a read control signal.