JPH0119285B2 - - Google Patents
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- JPH0119285B2 JPH0119285B2 JP55183905A JP18390580A JPH0119285B2 JP H0119285 B2 JPH0119285 B2 JP H0119285B2 JP 55183905 A JP55183905 A JP 55183905A JP 18390580 A JP18390580 A JP 18390580A JP H0119285 B2 JPH0119285 B2 JP H0119285B2
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Description
【発明の詳細な説明】 この発明は、低周波電力増幅回路に関する。[Detailed description of the invention] The present invention relates to a low frequency power amplifier circuit.
低周波電力増幅回路における出力トランジスタ
のASO（安全動作領域）保護回路として、第１図
に示すような回路が、この発明に先立つて提案さ
れた。この回路は、初段増幅回路１と、この増幅
出力がベースに印加された増幅トランジスタQ19
と、そのコレクタに設けられた定電流負荷トラン
ジスタQ16とで構成されたＡ級電圧増幅回路と、
この電圧増幅出力が入力に印加された準コンプリ
メンタリＢ級プツシユプル出力回路とを含む低周
波電力増幅回路において、上記Ｂ級プツシユプル
出力回路を構成する電源電圧側の出力トランジス
タQ28のASOを検出して、上記定電流トランジス
タQ16を強制的にオフさせてバイアス電流を遮断
することにより、電源電圧側のプツシユプルトラ
ンジスタQ27，Q28をオフとする保護動作が行な
われる。すなわち、上記定電流トランジスタQ16
は、ダイオード形態のトランジスタQ15とともに
電流ミラー回路を構成し、定電流トランジスタ
Q8で形成された定電流を流すものである。そし
て、この定電流トランジスタQ8のベースには、
抵抗R13と、トランジスタQ6，Q7で構成された定
電圧発生回路におけるトランジスタQ7のベース，
エミツタ間定電圧が印加されており、これらのト
ランジスタQ7，Q8を強制的にオフさせるトラン
ジスタQ2のオンにより、上記定電流の遮断動作
がなされる。このトランジスタQ2は、ASO検出
回路２の出力が入力に印加されるスイツチ制御回
路３によつて制御され、ASO検出回路２には、
出力トランジスタQ28のコレクタ電流を電圧信号
に変換する抵抗R35の電圧降下と、トランジスタ
Q28のコレクタ、エミツタ間電圧が入力され、
ASO検出動作がなされる。 Prior to the present invention, a circuit as shown in FIG. 1 was proposed as an ASO (safe operating area) protection circuit for an output transistor in a low frequency power amplifier circuit. This circuit consists of a first-stage amplifier circuit 1 and an amplifying transistor Q 19 to which the amplified output is applied to the base.
and a constant current load transistor Q16 provided at the collector of the A-class voltage amplification circuit.
In a low frequency power amplifier circuit including a quasi-complementary class B push-pull output circuit to which this voltage amplified output is applied to the input, the ASO of the output transistor Q28 on the power supply voltage side constituting the class B push-pull output circuit is detected. By forcibly turning off the constant current transistor Q 16 and cutting off the bias current, a protection operation is performed in which the push-pull transistors Q 27 and Q 28 on the power supply voltage side are turned off. That is, the above constant current transistor Q 16
constitutes a current mirror circuit together with transistor Q15 in diode form, and the constant current transistor
This is to pass a constant current formed by Q8 . And at the base of this constant current transistor Q8 ,
The base of transistor Q 7 in the constant voltage generation circuit composed of resistor R 13 and transistors Q 6 and Q 7 ,
A constant voltage is applied between the emitters, and the constant current is cut off by turning on transistor Q2 , which forcibly turns off these transistors Q7 and Q8 . This transistor Q 2 is controlled by a switch control circuit 3 to which the output of the ASO detection circuit 2 is applied.
The voltage drop across the resistor R 35 that converts the collector current of the output transistor Q 28 into a voltage signal and the transistor
The voltage between the collector and emitter of Q 28 is input,
ASO detection operation is performed.
なお、ダイオード（ダイオード形態のトランジ
スタを含む、以下同じ）Q23〜Q25は、ダーリン
トン形態の駆動トランジスタQ27，Q28及びイン
バーテイツドダーリントン形態の駆動トランジス
タQ21，Q26のクロスオーバー歪低減のためのバ
イアス電圧を形成するものであり、出力端子
OUTの出力信号は、抵抗R22，R20の抵抗比によ
り、段増幅回路１に負帰還され、電圧利得が設定
される。コンデンサC101は、交流接地用のコンデ
ンサであり、直流電圧は100％帰還される。 Note that the diodes (including diode-type transistors, the same applies hereinafter) Q 23 to Q 25 serve to reduce crossover distortion of the Darlington-type drive transistors Q 27 , Q 28 and the inverted Darlington-type drive transistors Q 21 , Q 26 . It forms the bias voltage for the output terminal
The output signal of OUT is negatively fed back to the stage amplifier circuit 1 according to the resistance ratio of the resistors R 22 and R 20 to set the voltage gain. Capacitor C 101 is an AC grounding capacitor, and 100% of the DC voltage is fed back.
上記ASO保護回路にあつては、保護動作時に
次のような問題点があることが、この出願に係る
発明者の研究によつて明らかとされた。 The research conducted by the inventor of this application has revealed that the above-mentioned ASO protection circuit has the following problems during the protection operation.
第５図には、第１図に示された回路中の電流ミ
ラー回路を構成する定電流トランジスタQ15をモ
ノリシツク半導体集積回路に形成した場合の断面
図が示されている。第５図において、Ｐ―subは
導電型がＰ型である半導体基体であり、その基体
は基準電位に接続されている。１１，１１′は上
記半導体基体に互いに離間して形成された導電型
がＮ型である島領域であり、上記島領域１１はト
ランジスタQ15のベース領域である。上記島領域
１１内には、導電型がＰ型であるエミツタ領域１
２とコレクタ領域１３が互いに離間して形成され
ている。すなわち、上記定電流トランジスタQ15
はラテラル構造（横型構造）で構成されている。 FIG. 5 shows a cross-sectional view of a case where the constant current transistor Q15 constituting the current mirror circuit in the circuit shown in FIG. 1 is formed in a monolithic semiconductor integrated circuit. In FIG. 5, P-sub is a semiconductor substrate whose conductivity type is P type, and the substrate is connected to a reference potential. Reference numerals 11 and 11' denote island regions of N type conductivity that are formed spaced apart from each other in the semiconductor substrate, and the island region 11 is the base region of the transistor Q15 . In the island region 11, an emitter region 1 whose conductivity type is P type is provided.
2 and the collector region 13 are formed spaced apart from each other. That is, the above constant current transistor Q 15
is composed of a lateral structure.
上記定電流トランジスタQ15のエミツタ電極Ｅ
は電源電圧Vccに接続され、ベース電極Ｂとコレ
クタ電極Ｃは共通に接続され、トランジスタQ16
のベースに接続されている。 Emitter electrode E of the above constant current transistor Q15
is connected to the power supply voltage Vcc, the base electrode B and the collector electrode C are connected in common, and the transistor Q 16
connected to the base of.
上記定電流トランジスタQ15には、一点鎖線で
示すように、定電流トランジスタQ15のエミツタ
領域１２をエミツタとし、上記島領域１１をベー
スとし、上記半導体基体Ｐ―subをコレクタとす
る寄生トランジスタQpが存在する。尚、寄生ト
ランジスタQpのベースに少数キヤリアが注入さ
れる点Ｘと定電流トランジスタQ15のベース電極
との間には抵抗Rpが存在する。 As shown by the dashed line, the constant current transistor Q15 includes a parasitic transistor Qp having the emitter region 12 of the constant current transistor Q15 as an emitter, the island region 11 as a base, and the semiconductor substrate P-sub as a collector. exists. Note that a resistor Rp exists between the point X where minority carriers are injected into the base of the parasitic transistor Qp and the base electrode of the constant current transistor Q15 .
今、上記トランジスタQ2のオンによるASO保
護動作中に、上記島領域１１と半導体基体Ｐ―
subとの間のPN接合を介して半導体基体Ｐ―sub
から島領域１１に少数キヤリア（ホール）の注入
がなされた場合、上記寄生トランジスタが動作
し、定電流トランジスタのエミツタ領域１２から
島領域１１へ電流ipが、また、上記島領域１１を
介して上記エミツタ領域１１から半導体基体Ｐ―
subにhfeQp・ipの電流が流れる。なお、hfeQpは
寄生トランジスタQpの電流増幅率を示す。 Now, during the ASO protection operation by turning on the transistor Q2 , the island region 11 and the semiconductor substrate P-
Semiconductor substrate P-sub via PN junction between sub
When minority carriers (holes) are injected into the island region 11 from From the emitter region 11 to the semiconductor substrate P-
A current of hfeQp・ip flows through sub. Note that hfeQp indicates the current amplification factor of the parasitic transistor Qp.
上記hfeQpの電流が流れることによつて、次式
１）式で示すような微少な電圧ΔVBEQpが寄生ト
ランジスタQpのベース、すなわちＸ点に生ずる。 As the current hfeQp flows, a minute voltage ΔV BE Qp as shown in the following equation 1) is generated at the base of the parasitic transistor Qp, that is, at the point X.
ΔVBEQp＝KT／ｑlnIeQp／IsQp …１）
上記１）式において、Ｋはボルツマン定数、Ｔ
は温度、ｑは電荷、IsQpは寄生トランジスタQp
の逆方向飽和電流、IeQpは寄生トランジスタQp
のエミツタ電流を示す。 ΔV BE Qp=K T /qlnIeQp/IsQp...1) In the above equation 1), K is Boltzmann's constant, T
is temperature, q is charge, IsQp is parasitic transistor Qp
The reverse saturation current of , IeQp is the parasitic transistor Qp
shows the emitter current of
定電流トランジスタQ15のベース、コレクタ電
極は、ASO保護動作中にはバイアス供給がなさ
れていないので、上記寄生トランジスタQpのベ
ースに生ずる電圧ΔVBEQpが上記抵抗Rpを介して
印加される。 Since no bias is supplied to the base and collector electrodes of the constant current transistor Q15 during the ASO protection operation, the voltage ΔV BE Qp generated at the base of the parasitic transistor Qp is applied via the resistor Rp.
これにより、定電流トランジスタQ15には次式
２）で示すようなベース電流が流れる。 As a result, a base current as shown in the following equation 2) flows through the constant current transistor Q15 .
IBQ15＝IsQ15exp（ｑ／KTΔVBEQp）／hfeQ15 …２）
上記２）式において、IsQ15は定電流トランジ
スタQ15の逆方向飽和電流、hfeQ15は定電流トラ
ンジスタQ15の電流増幅率を示す。 I B Q 15 = IsQ 15 exp (q/K T ΔV BE Qp) / hfeQ 15 ...2) In the above equation 2), IsQ 15 is the reverse saturation current of the constant current transistor Q 15 , and hfeQ 15 is the constant current transistor Q Shows a current amplification factor of 15 .
トランジスタQ16のベースは、定電流トランジ
スタQ15のベース電極に接続されているので、定
電流トランジスタQ15のベース電流と同じ電流が
流れることになる。 Since the base of the transistor Q16 is connected to the base electrode of the constant current transistor Q15 , the same current as the base current of the constant current transistor Q15 flows.
尚、上記寄生トランジスタQpが動作すること
によつて流れる寄生トランジスタQpのエミツタ
電流は、寄生トランジスタQpの電流増幅率
hfeQpが極めて小さいので、（実際には１に近い）
そのベースに取り出される電圧ΔVBEQpもその値
は微少である。 Note that the emitter current of the parasitic transistor Qp that flows when the parasitic transistor Qp operates is the current amplification factor of the parasitic transistor Qp.
Since hfeQp is extremely small (actually close to 1)
The voltage ΔV BE Qp taken out to its base is also very small.
しかし、上記定電流トランジスタQ15、トラン
ジスタQ16の電流増幅率は寄生トランジスタQpの
それに比べて極めて大きいので、（実際には100を
越える）、その各コレクタに流れる電流（リーク
電流）は大きなものとなる。次式３）式にはトラ
ンジスタQ16のコレクタに流れる電流を示してい
る。 However, since the current amplification factors of the constant current transistor Q 15 and transistor Q 16 are extremely large compared to that of the parasitic transistor Qp (actually over 100), the current (leakage current) flowing through their respective collectors is large. becomes. The following equation 3) shows the current flowing to the collector of the transistor Q16 .
icQ16＝IBQ16×hfeQ16
＝IsQ16exp（ｑ／KTΔVBEQp） …３）
上記トランジスタQ16のコレクタに流れるリー
ク電流がさらに次段のトランジスタQ27，Q28を
通して高電流増幅率の下に増幅されて、出力トラ
ンジスタQ28のコレクタに比較的大きな電流が流
れる。これにより、十分な保護動作が行なえなく
なるものである。 icQ 16 = I BQ16 × hfe Q16 = IsQ 16 exp (q/K T ΔV BE Qp) ...3) The leakage current flowing to the collector of the above transistor Q 16 further passes through the next stage transistors Q 27 and Q 28 to a high current amplification factor. A relatively large current flows through the collector of the output transistor Q28 . This makes it impossible to perform a sufficient protective operation.
特にモノリシツクIC（半導体集積回路）で構成
された低周波電力増幅回路（いわゆるパワーIC）
にあつてはpn接合を利用して素子分離がなされ
るため、上記リーク電流を零に抑えることが極め
て困難であるとともに、そのバラツキも大きいた
め、製品歩留を悪化させる原因となつている。 In particular, low-frequency power amplifier circuits (so-called power ICs) composed of monolithic ICs (semiconductor integrated circuits)
In this case, since elements are separated using a pn junction, it is extremely difficult to suppress the leakage current to zero, and the variation in the leakage current is also large, which causes a deterioration in product yield.
この発明の目的は、出力トランジスタの破壊を
確実に防止することができる保護回路を備えた低
周波電力増幅回路を提供することにある。 An object of the present invention is to provide a low frequency power amplifier circuit equipped with a protection circuit that can reliably prevent damage to an output transistor.
本願発明の基本的な構成は、エミツタ電極が電
源電圧Vccに接続され、コレクタ電極とベース電
極が共通に接続され、第１導電型を有する半導体
基体内に形成され、かつ半導体基体とは逆の導電
型を有する第１の半導体領域をベース領域とし、
上記第１の半導体領域内に互いに離間して形成さ
れ、上記半導体基体と同一の導電型を有する第２
の半導体領域、第３の半導体領域をそれぞれエミ
ツタ領域、コレクタ領域とする定電流トランジス
タQ15であつて、かつ上記第２の半導体領域をエ
ミツタとし、上記第１の半導体領域をベースと
し、上記半導体基体をコレクタとする寄生トラン
ジスタQpと、上記定電流トランジスタのベース
電極と上記寄生トランジスタQpのベースとの間
に抵抗Rpが存在する定電流トランジスタQ15を負
荷とするＡ級電圧増幅回路と、この増幅出力信号
が入力に印加されたＢ級プツシユプル出力回路
と、出力トランジスタASO検出信号及びサージ
電圧検出信号により上記定電流トランジスタQ15
のベース、コレクタへの入力定電流が遮断される
保護回路を含む低周波電力増幅回路において、上
記定電流トランジスタQ15のベース電極とエミツ
タ電極との間に抵抗R48を接続し、入力定電流遮
断における上記抵抗R48の両端に発生する電圧降
下VR48が、
VR48＝ΔVBEQp／Rp＋R48×R48
（ここで、ΔVBEQpは寄生トランジスタのベー
ス・エミツタ間電圧を示す。）
で決定されるようにしたことを特徴とするもので
ある。 The basic configuration of the present invention is that an emitter electrode is connected to a power supply voltage Vcc, a collector electrode and a base electrode are connected in common, and are formed in a semiconductor substrate having a first conductivity type, and a a first semiconductor region having a conductivity type as a base region;
a second semiconductor region formed in the first semiconductor region spaced apart from each other and having the same conductivity type as the semiconductor substrate;
A constant current transistor Q15 having a semiconductor region and a third semiconductor region as an emitter region and a collector region, respectively, the second semiconductor region as an emitter, the first semiconductor region as a base, and the semiconductor region as a base. A class A voltage amplification circuit whose load is a parasitic transistor Qp whose collector is a substrate, a constant current transistor Q15 in which a resistor Rp exists between the base electrode of the constant current transistor and the base of the parasitic transistor Qp; A class B push-pull output circuit to which the amplified output signal is applied to the input, the output transistor ASO detection signal and the surge voltage detection signal, the constant current transistor Q 15
In a low frequency power amplification circuit including a protection circuit that cuts off constant input current to the base and collector of the transistor, a resistor R48 is connected between the base electrode and emitter electrode of the constant current transistor Q15 , and the input constant current is cut off. The voltage drop V R48 that occurs across the resistor R 48 during cutoff is V R48 = ΔV BE Qp/Rp + R 48 × R 48 (where ΔV BE Qp indicates the voltage between the base and emitter of the parasitic transistor). It is characterized in that it is determined.
以下、この発明を実施例とともに詳細に説明す
る。 Hereinafter, this invention will be explained in detail together with examples.
第２図は、この発明の基本的一実施例を示す回
路図である。 FIG. 2 is a circuit diagram showing a basic embodiment of the present invention.
この回路は、前記説明したと同様の初段増幅回
路１と、この増幅出力がベースに印加された増幅
トランジスタQ19と、そのコレクタにバイアス回
路を構成するダイオードQ23〜Q25を介して設け
られた定電流負荷トランジスタQ16とで構成され
たＡ級電圧増幅回路と、この電圧増幅出力が入力
に印加された準コンプリメンタリＢ級プツシユプ
ル出力回路とを含む低周波電力増幅回路における
保護回路として、この実施例では、前記同様にＢ
級プツシユプル出力回路を構成する電源電圧側の
出力トランジスタQ28のASOを検出して、上記定
電流トランジスタQ16を強制的にオフさせてバイ
アス電流を遮断することにより、電源電圧側のプ
ツシユプルトランジスタQ27，Q28をオフとする
ことの他に、上記出力トランジスタQ28のベース
と基準電位（OV）端子との間に、上記ASO検出
信号に制御されるスイツチングトランジスタQ32
が設けられる。 This circuit includes a first stage amplifier circuit 1 similar to that described above, an amplification transistor Q19 to which the amplified output is applied to the base, and diodes Q23 to Q25 forming a bias circuit at the collector thereof. This circuit is used as a protection circuit in a low frequency power amplifier circuit including a class A voltage amplifier circuit configured with a constant current load transistor Q16 and a quasi-complementary class B push-pull output circuit to which the voltage amplified output is applied to the input. In the example, B
By detecting the ASO of the output transistor Q28 on the power supply voltage side that constitutes the class push-pull output circuit and forcibly turning off the constant current transistor Q16 to cut off the bias current, the push-pull output circuit on the power supply voltage side is In addition to turning off transistors Q 27 and Q 28 , a switching transistor Q 32 controlled by the ASO detection signal is connected between the base of the output transistor Q 28 and the reference potential (OV) terminal.
is provided.
すなわち、上記バイアス電流の遮断による保護
回路は、前記同様に、上記定電流トランジスタ
Q16は、ダイオード形態のトランジスタQ15とと
もに電流ミラー回路を構成し、定電流トランジス
タQ8で形成された定電流を流すものである。そ
して、この定電流トランジスタQ8のベースには、
抵抗R13と、トランジスタQ6，Q7で構成された定
電圧発生回路におけるトランジスタQ7のベース、
エミツタ間電圧が印加されており、これらのトラ
ンジスタQ7，Q8のベース、エミツタ間に設けら
れたトランジスタQ2のオンにより、上記トラン
ジスタQ7，Q8が強制的にオフさせられるため、
上記定電流の遮断動作がなされる。 That is, the protection circuit by interrupting the bias current is similar to the above, and the protection circuit by blocking the bias current
Q16 constitutes a current mirror circuit together with a diode-type transistor Q15 , and allows a constant current formed by a constant current transistor Q8 to flow therethrough. And at the base of this constant current transistor Q8 ,
The base of transistor Q 7 in a constant voltage generation circuit composed of resistor R 13 and transistors Q 6 and Q 7 ,
An emitter-to-emitter voltage is applied, and by turning on the transistor Q 2 provided between the base and emitter of these transistors Q 7 and Q 8 , the transistors Q 7 and Q 8 are forcibly turned off.
The above-mentioned constant current interrupting operation is performed.
上記トランジスタQ2は、ASO検出回路２の出
力が入力に印加されるスイツチ制御回路３によつ
て制御される。ASO検出回路２には、出力トラ
ンジスタQ28のコレクタ電流を電圧信号に変換す
る抵抗R35の電圧降下と、トランジスタQ28のコ
レクタ、エミツタ間電圧が入力に印加され、
ASO検出動作がなされる。 The transistor Q2 is controlled by a switch control circuit 3 to which the output of the ASO detection circuit 2 is applied. The ASO detection circuit 2 has the voltage drop across the resistor R 35 that converts the collector current of the output transistor Q 28 into a voltage signal and the voltage between the collector and emitter of the transistor Q 28 applied to its input.
ASO detection operation is performed.
そして、上記スイツチングトランジスタQ32は
上記トランジスタQ2と共通にスイツチ制御回路
を通したASO検出信号によつて制御されるもの
である。 The switching transistor Q32 and the transistor Q2 are controlled in common by an ASO detection signal passed through a switch control circuit.
この実施例では、トランジスタQ2のオンによ
る前記同様な保護動作中に、リーク電流があつて
も、同様に動作するトランジスタQ32のオンによ
りトランジスタQ27を通して流れる増幅されたリ
ーク電流を吸い込み、出力トランジスタQ28を完
全にオフとするものであるため、確実なASO保
護動作がなされる。したがつて、このトランジス
タQ32の吸い込み電流能力を十分大きく設定すれ
ば、トランジスタQ2を省略するものであつても、
上記同様に確実な保護動作を実現することができ
る。 In this embodiment, even if there is a leakage current during the same protective operation as described above by turning on the transistor Q2 , the amplified leakage current flowing through the transistor Q27 is absorbed by turning on the transistor Q32 , which operates in the same way, and is output. Since transistor Q28 is completely turned off, reliable ASO protection operation is achieved. Therefore, if the sink current capability of transistor Q 32 is set sufficiently large, even if transistor Q 2 is omitted,
Similar to the above, reliable protection operation can be realized.
なお、この実施例のように、二つのトランジス
タQ2，Q32での保護回路を構成した場合には、サ
イズの小さなトランジスタを利用できるとともに
保護動作中での消費電流を小さくできるという利
点がある。 In addition, when a protection circuit is configured with two transistors Q 2 and Q 32 as in this embodiment, there is an advantage that a small-sized transistor can be used and the current consumption during protection operation can be reduced. .
また、この実施例では、ASO保護動作が、ト
ランジスタQ15，Q16及びトランジスタQ27をオフ
とするとともに、出力トランジスタQ28が逆にバ
イアス状態でオフされることにより、トランジス
タQ28のコレクタ、エミツタ間耐圧が、ベースを
開放した状態（トランジスタQ32がない場合）に
比べて高耐化されることに着目し、電源サージ電
圧検出回路４でトランジスタQ2，Q32を制御する
ことにより、電源サージ保護回路と共用できると
いう利点も有する。 In addition, in this embodiment, the ASO protection operation turns off the transistors Q 15 , Q 16 and the transistor Q 27 , and conversely turns off the output transistor Q 28 in a biased state, so that the collector of the transistor Q 28 , Focusing on the fact that the emitter-to-emitter breakdown voltage is higher than that with the base open (no transistor Q 32 ), by controlling the transistors Q 2 and Q 32 with the power surge voltage detection circuit 4, It also has the advantage that it can be used in common with a power surge protection circuit.
なお、この実施例では、前記同様に低周波電力
増幅回路における電圧利得を設定するため、出力
端子OUTと、初段増幅回路１の反転入力端子と
の間に抵抗R20，R22とコンデンサO101で構成され
た帰還回路が設けられている。 In addition, in this embodiment, in order to set the voltage gain in the low frequency power amplifier circuit as described above, resistors R 20 and R 22 and a capacitor O 101 are connected between the output terminal OUT and the inverting input terminal of the first stage amplifier circuit 1. A feedback circuit is provided.
第３図は、この発明の他の基本的一実施例を示
す回路図である。 FIG. 3 is a circuit diagram showing another basic embodiment of the present invention.
この実施例では、前記第１図、又は第２図の実
施例で説明したトランジスタQ2によるASO保護
回路を有する低周波電力増幅回路において、トラ
ンジスタQ2のオンによるASO保護動作中でのト
ランジスタQ16に流れるリーク電流を防止するた
め、トランジスタQ15，Q16の共通接続されたベ
ース、エミツタ間に高抵抗R48が設けられる。 In this embodiment, in a low frequency power amplifier circuit having an ASO protection circuit using the transistor Q 2 explained in the embodiment of FIG. In order to prevent leakage current flowing through transistors Q 15 and Q 16 , a high resistance R 48 is provided between the commonly connected bases and emitters of transistors Q 15 and Q 16.
第６図には、第３図に示された回路中の電流ミ
ラー回路を構成する電流トランジスタQ15をモノ
リシツク半導体集積回路に形成した場合の断面図
が示されている。 FIG. 6 shows a cross-sectional view of a case where the current transistor Q15 constituting the current mirror circuit in the circuit shown in FIG. 3 is formed in a monolithic semiconductor integrated circuit.
第６図においては、定電流トランジスタQ15の
ベース電極（コレクタ電極）と電源電圧Vccとの
間に抵抗R48を接続した点が第５図に図面と相違
するのみなので、第５図の図面と重複する部分の
説明は省略する。 In FIG. 6, the only difference from the drawing in FIG. 5 is that a resistor R 48 is connected between the base electrode (collector electrode) of the constant current transistor Q 15 and the power supply voltage Vcc. Descriptions that overlap with the above will be omitted.
第６図において、今、寄生トランジスタQpが
動作すると、そのベース、すなわちＸ点に上記
１）式で示したような電圧ΔVBEQpが発生する。
寄生トランジスタQ15のベース電極（コレクタ電
極）と電源電圧Vccとの間に抵抗R48が接続され
ているので、抵抗R48と抵抗Rpとによつて形成さ
れた直列抵抗の両端に、上記ΔVBEQpの電位が発
生することになる。なお、ixはこの直列抵抗に流
れる電流である。 In FIG. 6, when the parasitic transistor Qp operates now, a voltage ΔV BE Qp as shown in the above equation 1) is generated at its base, that is, at the point X.
Since the resistor R48 is connected between the base electrode (collector electrode) of the parasitic transistor Q15 and the power supply voltage Vcc, the above ΔV is applied across the series resistance formed by the resistor R48 and the resistor Rp. A potential of BE Qp will be generated. Note that ix is the current flowing through this series resistor.
したがつて、定電流トランジスタQ15のベース
電極とエミツタ電極との間に生ずる電位差は、下
記４）式で表わすことができる。 Therefore, the potential difference generated between the base electrode and the emitter electrode of the constant current transistor Q15 can be expressed by the following equation 4).
ΔVBEQ15＝ix.R48＝ΔVBEQp／R48＋Rp×R48 …４）
上記４）式において、R48≪Rpとすれば、
ΔVBEQ15はΔVBEQpに比べて十分に小さな値に押
えられることは言うまでもない。ΔV BE Q 15 = ix.R 48 = ΔV BE Qp/R 48 +Rp×R 48 …4) In the above equation 4), if R 48 ≪Rp,
Needless to say, ΔV BE Q 15 can be kept to a sufficiently smaller value than ΔV BE Qp.
上記定電流トランジスタQ15のベース電極に発
生する電圧がトランジスタQ16のベースにも印加
されているので、トランジスタQ16のベース・エ
ミツタ間電圧に生ずる電位差も上記４）式と同様
の電位差をもつことになる。 Since the voltage generated at the base electrode of the constant current transistor Q15 is also applied to the base of the transistor Q16 , the potential difference generated between the base-emitter voltage of the transistor Q16 also has the same potential difference as shown in equation 4) above. It turns out.
したがつて、定電流トランジスタQ15のコレク
タ及びトランジスタQ16のコレクタに流れるリー
ク電流も、R48／R48＋Rpだけ低減される。 Therefore, the leakage current flowing to the collector of constant current transistor Q 15 and the collector of transistor Q 16 is also reduced by R 48 /R 48 +Rp.
なお、上記抵抗R48の値はRpに比較して十分に
小さいことが望ましいが、トランジスタQ8の入
力定電流を受けて、定電流トランジスタQ15のオ
ンを早めるためにはある程度高抵抗であることも
必要なので、両者の兼ね合いでその値が設定され
る。 It is desirable that the value of the resistor R 48 is sufficiently small compared to Rp, but it must have a somewhat high resistance in order to receive the input constant current of the transistor Q 8 and to quickly turn on the constant current transistor Q 15 . Since this is also necessary, the value is set based on the balance between the two.
このことから、上記トランジスタQ16のコレク
タに生ずるリーク電流が極めて小さく押えられる
ので、次段のトランジスタQ27，Q28で増幅され
るリーク電流も小さい。よつて、ASO保護動作
に支障をきたす事態が排除される。この実施例で
は、単に抵抗R48を付加するものであるので、極
めて簡単に確実なASO保護動作を実現すること
ができる。 For this reason, the leakage current generated in the collector of the transistor Q 16 is kept extremely small, and the leakage current amplified by the transistors Q 27 and Q 28 in the next stage is also small. Therefore, situations that interfere with the ASO protection operation are eliminated. In this embodiment, since the resistor R 48 is simply added, a reliable ASO protection operation can be realized extremely easily.
なお、より確実な保護動作を図るため、第２図
の実施例によるトランジスタQ32をも付加するも
のとしてもよい。この場合には、比較的大きなリ
ーク電流に対して抵抗48の挿入によりトランジス
タQ16のリーク電流が軽減されるため、トランジ
スタQ32のサイズの小型化を図ることができる。 Incidentally, in order to achieve a more reliable protection operation, the transistor Q32 according to the embodiment of FIG. 2 may also be added. In this case, since the leakage current of the transistor Q16 is reduced by inserting the resistor 48 against a relatively large leakage current, it is possible to reduce the size of the transistor Q32 .
第４図には、この発明の具体的一実施例回路が
示されており、同図において点線で囲まれた部分
ICに構成される回路素子は、周知の半導体製造
方法によつて、１チツプのシリコン基板上に形成
され、丸で囲まれた数字は、端子番号を示すもの
である。 FIG. 4 shows a specific example circuit of the present invention, and the portion surrounded by dotted lines in the figure
The circuit elements constituting the IC are formed on a single-chip silicon substrate by a well-known semiconductor manufacturing method, and the numbers in circles indicate terminal numbers.
初段増幅回路１は、入力電圧信号を電流信号に
変換するものであり、エミツタに定電流トランジ
スタQ12と、レベルシフト用のダイオード形態の
トランジスタQ11が直列に設けられ、ベースに２
番端子からの入力信号が印加されたトランジスタ
Q10と、レベルシフトトランジスタQ11を介した
トランジスタQ10のエミツタ出力電圧がベースに
印加された増幅トランジスタQ14と、このトラン
ジスタQ14のコレクタに設けられた定電流負荷ト
ランジスタQ13とで構成される。 The first stage amplifier circuit 1 converts an input voltage signal into a current signal, and has a constant current transistor Q 12 at its emitter and a diode-type transistor Q 11 for level shifting in series, and a transistor Q 12 at its base.
Transistor to which the input signal from the terminal is applied
Q 10 , an amplification transistor Q 14 to which the emitter output voltage of transistor Q 10 is applied to the base via a level shift transistor Q 11, and a constant current load transistor Q 13 provided at the collector of this transistor Q 14 . be done.
なお、トランジスタQ14のエミツタには、前記
利得設定のための抵抗R20と定電流トランジスタ
Q9が設けられており、抵抗R20とトランジスタQ9
のコレクタとの接続点は、４番端子を介して交流
的接地のためのコンデンサC101が設けられる。 Note that the emitter of the transistor Q14 is connected to the resistor R20 for the gain setting and the constant current transistor.
Q 9 is provided, resistor R 20 and transistor Q 9
A capacitor C 101 for AC grounding is provided at the connection point with the collector via the No. 4 terminal.
また、トランジスタQ14のエミツタは、初段増
幅回路１の反転入力端子として、抵抗R22を介し
て出力直流電圧100％帰還され、抵抗R22とR20と
で分圧された交流信号が帰還され、低周波電力増
幅回路としての電圧利得が設定される。 Further, the emitter of the transistor Q14 serves as an inverting input terminal of the first stage amplifier circuit 1, and 100% of the output DC voltage is fed back through the resistor R22 , and an AC signal divided by the resistors R22 and R20 is fed back. , the voltage gain as a low frequency power amplifier circuit is set.
さらに、ツエナーダイオードZDと抵抗R5とで
形成された定電圧がトランジスタQ3のベース、
エミツタを介して、初段増幅回路１の電源電圧と
して使用される。 Furthermore, the constant voltage formed by the Zener diode ZD and the resistor R5 is connected to the base of the transistor Q3 ,
It is used as a power supply voltage for the first stage amplifier circuit 1 via the emitter.
また、このトランジスタQ3のエミツタにおけ
る定電圧を基準とし、抵抗R6とトランジスタQ4
のベース、エミツタ間電圧から抵抗R7における
電圧降下を差し引いた低定電圧が、定電流トラン
ジスタQ12，Q13のベースに印加されている。 Also, using the constant voltage at the emitter of this transistor Q 3 as a reference, resistor R 6 and transistor Q 4
A low constant voltage obtained by subtracting the voltage drop across the resistor R7 from the base-to-emitter voltage is applied to the bases of the constant current transistors Q12 and Q13 .
また、上記抵抗R6〜R9等で分圧された抵抗R9
における定電圧がベースに印加されたトランジス
タQ5は、サーマルシヤツトダウン用の検出トラ
ンジスタを構成する。 In addition, the resistor R 9 divided by the above resistors R 6 to R 9 , etc.
The transistor Q5 , to which a constant voltage is applied to the base, constitutes a detection transistor for thermal shutdown.
増幅トランジスタQ14のコレクタ電流出力信号
は、増幅トランジスタQ18のベースに印加され
る。 The collector current output signal of amplification transistor Q14 is applied to the base of amplification transistor Q18 .
このトランジスタQ18は、トランジスタQ19と
ダーリントン形態に接続され、Ａ級電圧増幅回路
の増幅トランジスタを構成する。この増幅トラン
ジスタの入出力間、言い換えれば、トランジスタ
Q18のベースと、トランジスタQ19のコレクタ間
には、位相補償用のコンデンサC1が設けられて
いる。そして、トランジスタQ19のコレクタに
は、バイアス回路を構成するダイオード形態のト
ランジスタQ20を介して、前記同様の定電流負荷
トランジスタQ16が設けられ、トランジスタQ18
のコレクタは、この負荷トランジスタQ16コレク
タに接続される。 This transistor Q 18 is connected in a Darlington configuration with the transistor Q 19 to constitute an amplification transistor of a class A voltage amplification circuit. Between the input and output of this amplification transistor, in other words, the transistor
A phase compensation capacitor C1 is provided between the base of Q18 and the collector of transistor Q19 . A constant current load transistor Q 16 similar to that described above is connected to the collector of the transistor Q 19 via a diode-type transistor Q 20 constituting a bias circuit, and a transistor Q 18
The collector of this load transistor Q16 is connected to the collector.
上記定電流負荷トランジスタQ16は、ダイオー
ド形態のトランジスタQ15とともに電流ミラー回
路を構成し、定電流トランジスタQ8で形成され
た定電流が入力電流としてトランジスタQ15に流
れる。この定電流トランジスタQ8のベースには、
前記同様の抵抗R13と直列に接続された抵抗R11，
R12とトランジスタQ7，Q6で構成された定電圧発
生回路におけるトランジスタQ7のベース、エミ
ツタ間定電圧に基づいて直列抵抗R15，R16で形
成された定電圧が、抵抗R17を介して印加され
る。 The constant current load transistor Q16 forms a current mirror circuit together with the diode-type transistor Q15 , and the constant current formed by the constant current transistor Q8 flows to the transistor Q15 as an input current. At the base of this constant current transistor Q8 ,
A resistor R 11 connected in series with the same resistor R 13 as described above,
Based on the constant voltage between the base and emitter of transistor Q 7 in the constant voltage generation circuit composed of R 12 and transistors Q 7 and Q 6, the constant voltage formed by series resistors R 15 and R 16 is applied to resistor R 17 . applied via.
このＡ級電圧増幅回路のトランジスタQ19のコ
レクタ出力電圧は、発振防止のための抵抗R24を
介して、負の半波出力を形成するインバーテイツ
ドダーリントン形態の駆動トランジスタQ21のベ
ースに印加され、そのコレクタ出力で出力トラン
ジスタQ26が駆動される。 The collector output voltage of the transistor Q 19 of this class A voltage amplification circuit is applied to the base of the inverted Darlington type drive transistor Q 21 , which forms a negative half-wave output, via a resistor R 24 to prevent oscillation. The output transistor Q26 is driven by its collector output.
一方、レベルシフト用トランジスタQ20を介し
たトランジスタQ19のコレクタ出力電圧は、正の
半波出力を形成するダーリントン形態の駆動トラ
ンジスタQ27のベースに、上記同様の発振防止用
抵抗R25を介して印加され、そのエミツタ出力で
出力トランジスタQ28が駆動される。 On the other hand, the collector output voltage of the transistor Q 19 via the level shifting transistor Q 20 is applied to the base of the Darlington type drive transistor Q 27 which forms a positive half-wave output via the oscillation prevention resistor R 25 similar to the above. The output transistor Q28 is driven by its emitter output.
そして、上記トランジスタQ21のエミツタには
抵抗R26と、トランジスタQ22のベース、エミツ
タ及び抵抗R27を介してバイアス回路の一端に接
続される。このバイアス回路は、ベース、エミツ
タ間に抵抗R40が設けられ、ベース，コレクタ間
にダイオード（ダイオード形態のトランジスタを
含む）Q24，Q25が設けられた定電圧回路で構成
され、他端は出力端子に接続される。この出力端
子には、出力トランジスタQ28のエミツタと出力
トランジスタQ26のコレクタとが共通の接続され
て、６番端子から出力信号を得る。 The emitter of the transistor Q21 is connected to one end of the bias circuit via a resistor R26 , the base of the transistor Q22 , the emitter, and a resistor R27 . This bias circuit consists of a constant voltage circuit in which a resistor R 40 is provided between the base and emitter, diodes (including diode-type transistors) Q 24 and Q 25 are provided between the base and collector, and the other end is Connected to the output terminal. The emitter of the output transistor Q 28 and the collector of the output transistor Q 26 are commonly connected to this output terminal, and an output signal is obtained from the No. 6 terminal.
上記バイアス回路を構成するトランジスタQ23
のコレクタ接続点には、上記トランジスタQ15，
Q16とともに電流ミラー回路を構成する定電流ト
ランジスタQ17からのバイアス電流が供給され
る。 Transistor Q 23 that constitutes the above bias circuit
At the collector connection point of the above transistor Q 15 ,
A bias current is supplied from a constant current transistor Q17 , which together with Q16 constitutes a current mirror circuit.
また、トランジスタQ22のコレクタは、ブート
ストラツプ電源電圧である７番端子に接続され
る。 Further, the collector of transistor Q22 is connected to the No. 7 terminal, which is the bootstrap power supply voltage.
このブートストラツプ電源電圧は、電流ミラー
回路を構成するトランジスタQ15〜Q17及び駆動
トランジスタQ27の電源電圧として用いられる。 This bootstrap power supply voltage is used as a power supply voltage for transistors Q 15 to Q 17 and drive transistor Q 27 that constitute a current mirror circuit.
なお、この実施例では、過入力信号時で電源電
圧側のクリツプ波形をソフトクリツプ波形とする
ため、駆動トランジスタQ27のエミツタと、Ａ級
電圧増幅回路の入力であるトランジスタQ18のベ
ース間に、トランジスタQ29が設けられる。 In this embodiment, in order to make the clipping waveform on the power supply voltage side a soft clipping waveform in the case of an over-input signal, there is , a transistor Q29 is provided.
このトランジスタQ29のベースには、抵抗R11
〜R13等で分圧された所定の電圧が印加され、こ
の電圧を越える駆動トランジスタQ27のエミツタ
電圧によつてオンし、Ａ級圧力増幅回路の利得を
下げることにより、出力波形をソフトクリツプ状
として、高周波の発生を防止している。 At the base of this transistor Q 29 there is a resistor R 11
A predetermined voltage divided by ~ R13 etc. is applied, and the emitter voltage of the drive transistor Q27 exceeding this voltage turns it on, lowering the gain of the class A pressure amplifier circuit and soft clipping the output waveform. This prevents the generation of high frequencies.
ASO検出回路２は、正の半波出力を形成する
出力トランジスタQ28のコレクタに設けられたコ
レクタ電流を電圧信号に変換する抵抗R35の両端
の電圧がそれぞれエミツタに印加され、ベースが
共通接続されたトランジスタQ30，Q31と、一方
のトランジスタQ31のコレクタに設けられた定電
流トランジスタQ33と、他方のトランジスタQ30
の共通接続されたベース、コレクタと、出力端子
との間に設けられた抵抗R36とで構成される。 In the ASO detection circuit 2, the voltages at both ends of a resistor R 35 , which is provided at the collector of the output transistor Q 28 that forms a positive half-wave output and converts the collector current into a voltage signal, are applied to the respective emitters, and the bases are connected in common. transistors Q 30 and Q 31 , a constant current transistor Q 33 provided at the collector of one transistor Q 31 , and the other transistor Q 30
It consists of a commonly connected base and collector, and a resistor R36 provided between the output terminal and the output terminal.
この回路では、トランジスタQ31のコレクタ電
流は、トランジスタQ30，Q31のエミツタ電圧差、
換言すれば、トランジスタQ28のコレクタ電流と
トランジスタQ28のコレクタ、エミツタ間電圧と
の積に比例した電流が流れるものであり、トラン
ジスタQ33で形成されたASO検出基準電流を越え
るとき、スイツチ制御回路３を起動する。 In this circuit, the collector current of transistor Q 31 is the emitter voltage difference between transistors Q 30 and Q 31 ,
In other words, a current flows that is proportional to the product of the collector current of transistor Q 28 and the voltage between the collector and emitter of transistor Q 28 , and when it exceeds the ASO detection reference current formed by transistor Q 33 , the switch control Activate circuit 3.
スイツチ制御回路３は、差動トランジスタ
Q37，Q38を利用したシユミツト回路が用いられ
る。 The switch control circuit 3 is a differential transistor
A Schmitt circuit using Q 37 and Q 38 is used.
すなわち、抵抗R11〜R13等で分圧された電源
電圧がベースに印加されたトランジスタQ36のエ
ミツタ電圧が、さらに、抵抗R39，R41，R42等で
分圧されて、一方の差動トランジスタQ37のベー
スに印加されている。 In other words, the emitter voltage of the transistor Q36 , to which the power supply voltage divided by the resistors R11 to R13 , etc. is applied to the base, is further divided by the resistors R39 , R41 , R42, etc., and one of the Applied to the base of differential transistor Q37 .
そして、他方の差動トランジスタQ38のベース
は、一方の差動トランジスタQ37のコレクタに接
続されている。また、このトランジスタQ38のコ
レクタには、マルチコレクタ構造のトランジスタ
Q39と、トランジスタQ35とで構成された電流ミ
ラー回路が抵抗R44を介して設けられ、トランジ
スタQ35のコレクタ電流が入力側であるトランジ
スタQ36のベースに帰還されている。 The base of the other differential transistor Q38 is connected to the collector of one differential transistor Q37 . In addition, the collector of this transistor Q38 has a multi-collector structure transistor.
A current mirror circuit consisting of transistor Q 39 and transistor Q 35 is provided via resistor R 44 , and the collector current of transistor Q 35 is fed back to the base of transistor Q 36 on the input side.
したがつて、ASO内での出力トランジスタQ28
の動作に対しては、トランジスタQ36のベースと
基準電圧との間に設けられ、ASO検出電流で制
御されるトランジスタQ34がオフするため、トラ
ンジスタQ36，Q37がオンし、トランジスタQ38が
オフ状態でシユミツト回路は安定している。 Therefore, the output transistor Q 28 in the ASO
For operation, transistor Q 34 , which is provided between the base of transistor Q 36 and the reference voltage and controlled by the ASO detection current, turns off, transistors Q 36 and Q 37 turn on, and transistor Q 38 The Schmitt circuit is stable in the off state.
そして、ASO検出電流がトランジスタQ34のベ
ースに流れると、トランジスタQ34がオンして上
記シユミツト回路を反転させる。したがつてトラ
ンジスタQ38がオンして、トランジスタQ39をオ
ンさせるため、そのコレクタ電流によつて、前記
同様に定電流トランジスタQ8をオフさせるとこ
ろのトランジスタQ2がオンとなるとともに、出
力トランジスタQ28を逆バイアスさせるところの
トランジスタQ32がオンして、ASOの保護動作な
される。 When the ASO detection current flows to the base of transistor Q34 , transistor Q34 turns on and inverts the Schmitt circuit. Therefore, the transistor Q38 turns on, turning on the transistor Q39 , and its collector current turns on the transistor Q2 , which turns off the constant current transistor Q8 , as well as the output transistor. Transistor Q32 , which reverse biases Q28 , turns on and performs the ASO protection operation.
なお、ASO保護動作の解除は、トランジスタ
Q35から、１番端子に接続されたコンデンサC100
へのチヤージアツプ時間を待つて行なわれる。ま
た電源波入時では、コンデンサC100のチヤージア
ツプ時間だけシユミツト回路は反転し、トランジ
スタQ39の一つのコレクタ出力により、初段増幅
回路１の反転入力をハイレベルとして、バイアス
系が不安定状態での出力中点電圧が異常に立ち上
るのを防止している。 Note that the ASO protection operation can be canceled only if the transistor
From Q 35 , capacitor C 100 connected to terminal 1
Waiting for the charge up time is done. When power is input, the Schmitt circuit is inverted for the charge-up time of capacitor C 100 , and one collector output of transistor Q 39 sets the inverting input of first stage amplifier circuit 1 to high level, so that the bias system is in an unstable state. This prevents the output midpoint voltage from rising abnormally.
なお、トランジスタQ40によつてダイオード形
態とされたトランジスタQ41と抵抗R47は、定電
圧発生回路を構成し、トランジスタQ41における
ベース、エミツタ間定電圧が、ASO検出定電流
を形成するトランジスタQ35のベースに印加され
ている。 Note that the transistor Q 41 , which is made into a diode form by the transistor Q 40 , and the resistor R 47 constitute a constant voltage generation circuit, and the constant voltage between the base and emitter of the transistor Q 41 forms the ASO detection constant current. Q is applied to the base of 35 .
電源サージ電圧検出回路４は、ベースにツエナ
ーダイオードZDで形成された定電圧が印加され、
エミツタに電源電圧Vccが抵抗R1，R2で分圧さ
れた電圧が印加されたトランジスタQ1で構成さ
れ、抵抗R3での検出電圧が上記保護トランジス
タQ2，Q32のベースに共通に印加され、サージ保
護動作がなされる。 The power surge voltage detection circuit 4 has a constant voltage formed by a Zener diode ZD applied to its base,
It consists of a transistor Q 1 to which a voltage obtained by dividing the power supply voltage Vcc by resistors R 1 and R 2 is applied to the emitter, and the detection voltage at resistor R 3 is common to the bases of the protection transistors Q 2 and Q 32 . is applied, and a surge protection operation is performed.
また、サーマルシヤツトダウン検出トランジス
タQ5は、温度上昇によるベース，エミツタ間し
きい値電圧の低下によつてオンし、定電流トラン
ジスタQ8をオフさせることにより、出力トラン
ジスタの熱破壊を防止する。 Further, the thermal shutdown detection transistor Q5 is turned on due to a decrease in the threshold voltage between the base and emitter due to a rise in temperature, and turns off the constant current transistor Q8 , thereby preventing thermal damage to the output transistor.
さらに、この実施例では、ASO保護、サージ
保護動作中のトランジスタQ15，Q16のリーク電
流を軽減するための前記同様な抵抗R48が設けら
れている。この抵抗R48は、トランジスタQ15〜
Q17のベース、エミツタ間を抵抗短絡するもので
あるので、サージ保護のためのトランジスタQ15
〜Q17の耐圧向上に寄与するものである。 Furthermore, in this embodiment, a resistor R 48 similar to that described above is provided to reduce leakage current of transistors Q 15 and Q 16 during ASO protection and surge protection operations. This resistor R 48 is connected to the transistor Q 15 ~
The transistor Q15 for surge protection is used to short-circuit the base and emitter of Q17 .
~ This contributes to improving the withstand voltage of Q17 .
なお、８番端子は、電源電圧Vccが印加され、
７番端子と、出力端子である６番端子との間には
ブートフトラツプコンデンサC102が設けられてい
る。コンデンサC103は、出力コンデンサであり、
コンデンサC104は、電源リツプル除去用のコンデ
ンサである。 Note that the power supply voltage Vcc is applied to terminal 8,
A boot-trap capacitor C102 is provided between the No. 7 terminal and the No. 6 output terminal. Capacitor C 103 is the output capacitor,
Capacitor C 104 is a capacitor for removing power supply ripples.
この実施例回路のように、モノリシツクICで
構成された低周波電力増幅回路では、前述のよう
に、ASO又はサージ保護動作中のリーク電流が
生じ易いため、この発明の適用によつて確実な保
護動作を実現することができる。 As mentioned above, in a low frequency power amplifier circuit configured with a monolithic IC like this embodiment circuit, leakage current is likely to occur during ASO or surge protection operation, so application of the present invention ensures reliable protection. operation can be realized.
この発明は、前記実施例に限定されず、低周波
電力増幅回路を構成する初段増幅回路、Ａ級電圧
増幅回路及びＢ級プツシユプル出力回路、並びに
これらの付属的回路は、前述のような各機能を有
するものであれば、種々の回路変形を行なうこと
ができる。 The present invention is not limited to the above-mentioned embodiments, and the first stage amplifier circuit, class A voltage amplifier circuit, class B push-pull output circuit that constitute the low frequency power amplifier circuit, and their auxiliary circuits have the above-mentioned functions. Various circuit modifications can be made as long as the circuit has the following characteristics.
第１図は、この発明に先立つて提案された低周
波電力増幅回路の一例を示す回路図、第２図、第
３図は、それぞれこの発明の基本的一実施例を示
す回路図、第４図は、この発明の具体的一実施例
を示す回路図、第５図は、第１図に示された回路
中の定電流トランジスタQ15をモノリシツク半導
体集積回路に形成した場合の断面図を示し、第６
図は、第３図に示された回路中の定電流トランジ
スタQ15をモノリシツク半導体集積回路に形成し
た場合の断面図を示す。
１…初段増幅回路、２…ASO検出回路、３…
スイツチ制御回路、４…サージ電圧検出回路。
FIG. 1 is a circuit diagram showing an example of a low frequency power amplifier circuit proposed prior to this invention, FIGS. 2 and 3 are circuit diagrams showing a basic embodiment of this invention, and FIG. The figure is a circuit diagram showing a specific embodiment of the present invention, and FIG. 5 is a cross-sectional view of the constant current transistor Q15 in the circuit shown in FIG. 1 formed in a monolithic semiconductor integrated circuit. , 6th
The figure shows a cross-sectional view of the constant current transistor Q15 in the circuit shown in FIG. 3 formed in a monolithic semiconductor integrated circuit. 1... First stage amplifier circuit, 2... ASO detection circuit, 3...
Switch control circuit, 4...Surge voltage detection circuit.
Claims (1)
レクタ電極とベース電極が共通に接続され、第１
導電型を有する半導体基体内に形成され、かつ半
導体基体とは逆の導電型を有する第１の半導体領
域をベース領域とし、上記第１の半導体領域内
に、互いに離間して形成され、上記半導体基体と
同一の導電型を有する第２の半導体領域、第３の
半導体領域をそれぞれエミツタ領域、コレクタ領
域とする定電流トランジスタQ15であつて、かつ
上記第２の半導体領域をエミツタとし、上記第１
の半導体領域をベースとし、上記半導体基体をコ
レクタとする寄生トランジスタQpと、上記定電
流トランジスタのベース電極と上記寄生トランジ
スタQpのベースとの間に抵抗Rpが存在する定電
流トランジスタQ15を負荷とするＡ級電圧増幅回
路と、この増幅出力信号が入力に印加されたＢ級
プツシユプル出力回路と、出力トランジスタ
ASO検出信号及び又はサージ電圧検出信号によ
り上記定電流トランジスタQ15のベース、コレク
タへの入力定電流が遮断される保護回路を含む低
周波電力増幅回路において、上記定電流トランジ
スタQ15のベース電極とエミツタ電極との間に抵
抗R48を接続し、入力定電流遮断における上記抵
抗R48の両端に発生する電圧降下VR48が、 VR48＝ΔVBEQp／Rp＋R48×R48 （ここで、ΔVBEQpは寄生トランジスタのベー
ス・エミツタ間電圧を示す。） で決定されるようにしたことを特徴とする低周波
電力増幅回路。 ２ ASO検出信号及びサージ電圧検出信号によ
り制御されるトランジスタが出力トランジスタの
ベースと基準電位端子間に設けられるものである
ことを特徴とする特許請求の範囲第１項記載の低
周波電力増幅回路。[Claims] 1. The emitter electrode is connected to the power supply voltage Vcc, the collector electrode and the base electrode are connected in common, and the first
A first semiconductor region formed within a semiconductor substrate having a conductivity type and having a conductivity type opposite to that of the semiconductor substrate is used as a base region; A constant current transistor Q 15 in which a second semiconductor region and a third semiconductor region having the same conductivity type as the substrate serve as an emitter region and a collector region, respectively, and the second semiconductor region serves as an emitter and the 1
A parasitic transistor Qp having the semiconductor region as a base and the semiconductor substrate as a collector, and a constant current transistor Q15 having a resistor Rp between the base electrode of the constant current transistor and the base of the parasitic transistor Qp as a load. a class A voltage amplification circuit, a class B push-pull output circuit to which this amplified output signal is applied to its input, and an output transistor.
In a low frequency power amplifier circuit including a protection circuit in which constant current input to the base and collector of the constant current transistor Q 15 is cut off by an ASO detection signal and/or a surge voltage detection signal, the base electrode of the constant current transistor Q 15 and A resistor R48 is connected between the emitter electrode and the voltage drop V R48 that occurs across the resistor R48 when the input constant current is cut off is V R48 = ΔV BE Qp/Rp + R 48 × R 48 (here, ΔV BE Qp indicates the base-emitter voltage of a parasitic transistor. 2. The low frequency power amplifier circuit according to claim 1, wherein the transistor controlled by the ASO detection signal and the surge voltage detection signal is provided between the base of the output transistor and the reference potential terminal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55183905A JPS57109409A (en) | 1980-12-26 | 1980-12-26 | Low frequency power amplifying circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55183905A JPS57109409A (en) | 1980-12-26 | 1980-12-26 | Low frequency power amplifying circuit |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63194404A Division JPH0191506A (en) | 1988-08-05 | 1988-08-05 | Low frequency power amplifier circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57109409A JPS57109409A (en) | 1982-07-07 |
| JPH0119285B2 true JPH0119285B2 (en) | 1989-04-11 |
Family
ID=16143860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55183905A Granted JPS57109409A (en) | 1980-12-26 | 1980-12-26 | Low frequency power amplifying circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57109409A (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5940276A (en) * | 1982-08-31 | 1984-03-05 | Matsushita Electric Ind Co Ltd | Apparatus for calculating collector loss |
| JPH06103806B2 (en) * | 1990-07-19 | 1994-12-14 | 株式会社エヌエフ回路設計ブロック | Power amplifier protection circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52125735A (en) * | 1976-04-14 | 1977-10-21 | Mitsubishi Electric Corp | Transistor protective circuit |
| JPS535950A (en) * | 1976-07-07 | 1978-01-19 | Fujitsu Ltd | Overvoltage protective circuit |
-
1980
- 1980-12-26 JP JP55183905A patent/JPS57109409A/en active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52125735A (en) * | 1976-04-14 | 1977-10-21 | Mitsubishi Electric Corp | Transistor protective circuit |
| JPS535950A (en) * | 1976-07-07 | 1978-01-19 | Fujitsu Ltd | Overvoltage protective circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57109409A (en) | 1982-07-07 |
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