JPH01191829A - 液晶表示装置 - Google Patents
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- JPH01191829A JPH01191829A JP63017808A JP1780888A JPH01191829A JP H01191829 A JPH01191829 A JP H01191829A JP 63017808 A JP63017808 A JP 63017808A JP 1780888 A JP1780888 A JP 1780888A JP H01191829 A JPH01191829 A JP H01191829A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、Ｔ Ｅ Ｔ （Ｔｈｉｎ Ｆｉｌｍ ４ｒ
ａｎｓｉｓｔｏｒ ：薄膜トランジスタ）アレイ基板お
よびＴＦＴアレイ基板を用いたマトリクス型表示装置に
おいて、大面積化および高解像度化をを行う際の配線の
断線不良の低減および歩留向上を期するようにした液晶
表示装置に関するものである。
ａｎｓｉｓｔｏｒ ：薄膜トランジスタ）アレイ基板お
よびＴＦＴアレイ基板を用いたマトリクス型表示装置に
おいて、大面積化および高解像度化をを行う際の配線の
断線不良の低減および歩留向上を期するようにした液晶
表示装置に関するものである。
第３図および第４図は従来のこの種の液晶表示装置を構
成するＴＦＴアレイ基板を示す図であり、このうち、第
３図は従来のＴＰＴ基板アレイの製造方法により形成し
たＴＦＴアレイ基板の部分平面図、第４図は第３図のＡ
−Ａ部の拡大断面図である。
成するＴＦＴアレイ基板を示す図であり、このうち、第
３図は従来のＴＰＴ基板アレイの製造方法により形成し
たＴＦＴアレイ基板の部分平面図、第４図は第３図のＡ
−Ａ部の拡大断面図である。
この第３図、第４図の両図において、ｌは透明絶縁性基
板、２はゲート電極配線、３はゲート絶縁膜、４は半導
体膜、５はソース電極配線、６はドレイン電極、７は表
示電極である。
板、２はゲート電極配線、３はゲート絶縁膜、４は半導
体膜、５はソース電極配線、６はドレイン電極、７は表
示電極である。
以下、従来のＴＦＴアレイ基板の製造方法を第３図およ
び第９図を用いて説明する。まず、研磨。
び第９図を用いて説明する。まず、研磨。
洗浄したガラスなどの透明絶縁性基板１上にスパッタリ
ング法あるいはＥＢ（電子ビーム）蒸着法などにより、
Ｉｎｄｕ論Ｔｉｎ ０ｘｉｄｅ（以下、ＩＴＯと略す）
などの透明導電膜を成膜し、フォトエツチング法などに
より所望の表示電極７の形状にバターニングする。
ング法あるいはＥＢ（電子ビーム）蒸着法などにより、
Ｉｎｄｕ論Ｔｉｎ ０ｘｉｄｅ（以下、ＩＴＯと略す）
などの透明導電膜を成膜し、フォトエツチング法などに
より所望の表示電極７の形状にバターニングする。
次にスパッタリング法あるいはＥＢ蒸着法などで、Ｃｒ
、 ＴａあるいはＭなどの金属あるいは金属合金を成膜
し、フォトエツチング法などにより、所望のゲート電極
配線２のパターンを形成する。
、 ＴａあるいはＭなどの金属あるいは金属合金を成膜
し、フォトエツチング法などにより、所望のゲート電極
配線２のパターンを形成する。
次に、ゲート絶縁膜３として、ＳｉＮあるいは５ｉｎＨ
などの誘電体膜と半導体膜４としてアモルファスシリコ
ン（以下ａ−５ｉと略す）あるいはポリシリコン（以下
Ｐ−５ｔと略す）などをプラズマＣＶＤ法などで連続的
に成膜する。そして上層の半導体膜４をフォトエツチン
グ法などでパターニングし、続いて下層のゲート絶縁膜
３を同様の方法でパターニングする。
などの誘電体膜と半導体膜４としてアモルファスシリコ
ン（以下ａ−５ｉと略す）あるいはポリシリコン（以下
Ｐ−５ｔと略す）などをプラズマＣＶＤ法などで連続的
に成膜する。そして上層の半導体膜４をフォトエツチン
グ法などでパターニングし、続いて下層のゲート絶縁膜
３を同様の方法でパターニングする。
最後にスパッタ法あるいはＥＢ蒸着法などで、Ｍなどの
金属あるいは金属合金を成膜し、フォトエツチング法な
どでソース電極配線５およびドレイン電極６を形成する
。これでＴＦＴアレイ基板は完成する。
金属あるいは金属合金を成膜し、フォトエツチング法な
どでソース電極配線５およびドレイン電極６を形成する
。これでＴＦＴアレイ基板は完成する。
従来の液晶表示装置を構成するＴＦＴアレイ基板の製造
方法は以上のような工程が採用されており、ソース電極
配線５を形成するまでの成膜あるいはバターニング工程
を何回か繰り返すうちに、基板上にはゴミなどの異物が
乗ったり、あるいはソース電極配線５の形成時のフォト
エツチング工程でレジスト欠陥などの不備によりソース
断線が発生する。
方法は以上のような工程が採用されており、ソース電極
配線５を形成するまでの成膜あるいはバターニング工程
を何回か繰り返すうちに、基板上にはゴミなどの異物が
乗ったり、あるいはソース電極配線５の形成時のフォト
エツチング工程でレジスト欠陥などの不備によりソース
断線が発生する。
特に基板が下型化し配線数が増加し、あるいは高精細化
して配線巾が細くなるとソース断線は急激に増加する。
して配線巾が細くなるとソース断線は急激に増加する。
したがって、この方法によるＴＦＴアレイ基板およびマ
トリクス型表示装置は性能が悪く、製造歩留が極めて低
いといった課題を有していた。
トリクス型表示装置は性能が悪く、製造歩留が極めて低
いといった課題を有していた。
この発明は、上記従来の課題を解消するためになされた
もので、ソース配線の断線欠陥を低減し、性能を向上さ
せ、製造歩留を向上させる液晶表示装置を得ることを目
的とする。
もので、ソース配線の断線欠陥を低減し、性能を向上さ
せ、製造歩留を向上させる液晶表示装置を得ることを目
的とする。
この発明に係る液晶表示装置は、透明絶縁性基板上に形
成されたゲート電極配線と同時に形成された下層のソー
ス配線と、この下層のソース配線とコンタクトホールで
接続されゲート電極配線上のゲート絶縁膜および半導体
膜を介して形成された上層のソース電極配線とを設けた
ものである。
成されたゲート電極配線と同時に形成された下層のソー
ス配線と、この下層のソース配線とコンタクトホールで
接続されゲート電極配線上のゲート絶縁膜および半導体
膜を介して形成された上層のソース電極配線とを設けた
ものである。
この発明においては、ゲート電極配線形成時に形成した
下層のソース配線をゲート絶縁膜および半導体膜上の上
層のソース電極配線と２層構造になり、ゲート１掻配線
形成後に発生する異物が乗ってもソース配線の断線とは
ならず、２層化された部分が同時にパターン欠陥を生じ
る確率が低くなるように作用する。
下層のソース配線をゲート絶縁膜および半導体膜上の上
層のソース電極配線と２層構造になり、ゲート１掻配線
形成後に発生する異物が乗ってもソース配線の断線とは
ならず、２層化された部分が同時にパターン欠陥を生じ
る確率が低くなるように作用する。
以下、この発明の液晶表示装置の実施例について図面に
基づき説明する。第１図はこの発明により形成した液晶
表示装置を構成するＴＦＴアレイ基板の部分平面図、第
２図は第１回のＢ−Ｂ線部の断面図である。この第１ｒ
ｇＪおよび第２図において、第３図および第４図と同一
部に同一符号を付して述べる。
基づき説明する。第１図はこの発明により形成した液晶
表示装置を構成するＴＦＴアレイ基板の部分平面図、第
２図は第１回のＢ−Ｂ線部の断面図である。この第１ｒ
ｇＪおよび第２図において、第３図および第４図と同一
部に同一符号を付して述べる。
この第１図、第２図の両図において、符号１〜７は第３
図、第４図と同じであり、符号８，９で示す部分が新た
に追加されたもので、８は複数のゲート電極配線２の形
成時に同時形成され、これらと交叉する複数の下層のソ
ース配線、９はコンタクトホールであり、コンタクトホ
ール９を介して、上層のソース電極配線５と接続されて
いる。
図、第４図と同じであり、符号８，９で示す部分が新た
に追加されたもので、８は複数のゲート電極配線２の形
成時に同時形成され、これらと交叉する複数の下層のソ
ース配線、９はコンタクトホールであり、コンタクトホ
ール９を介して、上層のソース電極配線５と接続されて
いる。
次に、この発明の液晶表示装置の製造工程について述べ
る。まず研磨、洗浄したガラスなどの透明絶縁性基板１
上に、スパッタリング法あるいはＥＢ蒸着法などにより
ＩＴＯなどの透明導電膜を成膜し、フォトエツチング法
などの方法で所望の表示電極７のパターンを形成する。
る。まず研磨、洗浄したガラスなどの透明絶縁性基板１
上に、スパッタリング法あるいはＥＢ蒸着法などにより
ＩＴＯなどの透明導電膜を成膜し、フォトエツチング法
などの方法で所望の表示電極７のパターンを形成する。
次にスパッタリング法あるいはＥＢ蒸着法などで、Ｃｒ
、 ＴａあるいはＭなどの金属あるいは金属合金を成膜
する。そして、ゲート電極配線とソース配線８の一部を
同時に形成するパターンをフォトエツチング法などで形
成する。
、 ＴａあるいはＭなどの金属あるいは金属合金を成膜
する。そして、ゲート電極配線とソース配線８の一部を
同時に形成するパターンをフォトエツチング法などで形
成する。
次にゲート絶縁膜３としてのＳｉＮあるいは５ｉｆｔな
どの誘電体膜と半導体としてのａ−ＳＬあるいはＰ−５
ＬなどをプラズマＣＶＤ法などで連続的に成膜する。そ
して上層の半導体膜４をフォトエツチング法などで所望
のパターンに形成し、続いて下層のゲート絶縁膜３も同
様の方法でパターン形成する。このとき同時に先に形成
された下層のソース配線８の一部の上にコンタクトホー
ル９をあけておき、後で形成される本来の上層のソース
電極配線５と接続されるようにしておく。
どの誘電体膜と半導体としてのａ−ＳＬあるいはＰ−５
ＬなどをプラズマＣＶＤ法などで連続的に成膜する。そ
して上層の半導体膜４をフォトエツチング法などで所望
のパターンに形成し、続いて下層のゲート絶縁膜３も同
様の方法でパターン形成する。このとき同時に先に形成
された下層のソース配線８の一部の上にコンタクトホー
ル９をあけておき、後で形成される本来の上層のソース
電極配線５と接続されるようにしておく。
最後にスパッタリング法あるいはＥＢ蒸着法などでＭな
どの金属あるいは金属合金を成膜し、フォトエツチング
法などで上層のソース電極配線５およびドレイン電極６
を形成する。これでこの発明の液晶表示装置を構成する
ＴＰＴが完成する。
どの金属あるいは金属合金を成膜し、フォトエツチング
法などで上層のソース電極配線５およびドレイン電極６
を形成する。これでこの発明の液晶表示装置を構成する
ＴＰＴが完成する。
上記構成のＴＰＴアレイはゲート電極配線２の形成時に
下層のソース配線８の一部を形成しており、この部分は
下層のソース配線８と上層のソース電極配線５とによる
２層のソース配線が形成されているため、ゲート電極配
線２の形成後この部分に異物が乗ったとしても、ソース
配線は断線しない。
下層のソース配線８の一部を形成しており、この部分は
下層のソース配線８と上層のソース電極配線５とによる
２層のソース配線が形成されているため、ゲート電極配
線２の形成後この部分に異物が乗ったとしても、ソース
配線は断線しない。
また、この部分において、ゲート電極配線２の形成時に
形成された下層のソース配線８と本来のソース電極配線
５が同時にパターン欠陥などを発生する確率は極めて小
さく、このような原因による断線もほとんど発生しない
。
形成された下層のソース配線８と本来のソース電極配線
５が同時にパターン欠陥などを発生する確率は極めて小
さく、このような原因による断線もほとんど発生しない
。
たとえば、第１図においてゲート電極配線２間の間隔を
３００ｎ、ゲート電極配線中を２０−、ゲート電極配線
２とゲート電極配線２と同時に形成した下層のソース配
線８との間隔を２０−とすると、ソース配線が異物によ
り断線するのは２層化されていない６０−の部分に異物
が存在する場合にあるので、従来法のように全く２層化
されていない場合に比べてソース配線が異物により断線
する確率は６０／３００ ＝ １ ／ ５となる。
３００ｎ、ゲート電極配線中を２０−、ゲート電極配線
２とゲート電極配線２と同時に形成した下層のソース配
線８との間隔を２０−とすると、ソース配線が異物によ
り断線するのは２層化されていない６０−の部分に異物
が存在する場合にあるので、従来法のように全く２層化
されていない場合に比べてソース配線が異物により断線
する確率は６０／３００ ＝ １ ／ ５となる。
以上のように、この発明によれば、透明絶縁性基板上に
形成するゲート電極配線と同時に下層のソース配線を形
成し、この下層のソース配線とゲート電極配線の上層部
に形成したソース電極配線とを接続し、かつ一部が２層
のソース配線となるように構成したので、ソース配線の
断線確率は極めて小さくなり、ＴＦＴアレイの性能を向
上させ、製造歩留を向上させる。またこの発明の液晶表
示装置を形成する際の工程数は従来と全く変らず、コス
トアップを抑制できる。
形成するゲート電極配線と同時に下層のソース配線を形
成し、この下層のソース配線とゲート電極配線の上層部
に形成したソース電極配線とを接続し、かつ一部が２層
のソース配線となるように構成したので、ソース配線の
断線確率は極めて小さくなり、ＴＦＴアレイの性能を向
上させ、製造歩留を向上させる。またこの発明の液晶表
示装置を形成する際の工程数は従来と全く変らず、コス
トアップを抑制できる。
第１図はこの発明の一実施例による液晶表示装置の部分
平面図、第２図は第１図のＢ−Ｂ線部分の断面図、第３
図は従来の液晶表示装置の部分平面図、第４図は第３図
のＡ−Ａ線部分の断面図である。 ｌ・・・透明絶縁性基板、２・・・ゲート電極配線、３
・・・ゲート絶縁膜、４・・・半導体膜、５・・・上層
のソース電極配線、６・・・ドレイン電極、７・・・表
示電極、８・・・下層のソース配線、９・・・コンタク
トホール。 なお図中同一符号は、同一、または相当部分を示す。 代理人 大 岩 増 雄 第１図 第３図 手続補正書（自発） 昭和 ６１′月１ 日 特許庁長官殿
直１、事件の表示 特願昭６３−１７８０８号２、
発明の名称 液晶表示装置 ３、補正をする者 代表者志岐守哉 ４、代理人 ５、 補正の対象 明細書の特許請求の範囲および発明の詳細な説明の各欄
、図面 ６、 補正の内容 （１） 明細書の特許請求の範囲を別紙の通り訂正す
る。 （２）同２頁２行のｒＴＥＴＪをｒＴＦＴＪと訂正する
。 （３）同２頁５行のｒ高解像度化をを行う」をｒ高解像
度化を行う」と訂正する。 （４）同２頁２０行の「第９図」を「第４図」と訂正す
る。 （５） 同４頁１３行のｒ下型化」を「大型化」と訂
正する。 （６）図面の第４図を別紙の通り訂正する。 ７、 添付書類の目録 （］）訂正特許請求の範囲 １通 （２）訂正図面 １通 λ 特許請求の範囲 透明絶縁性基板上に形成された透明導電膜による表示電
極と、上記透明絶縁性ＪＪＬ上に形成された複数のゲー
ト電極配線と同時に形成されこの複数のゲート電極配線
と交叉する複数の下層のソース配線と、上記ゲート電極
配線と下層のソース配線および表示電極上に形成された
ゲート絶縁膜と、このゲート絶縁膜上の上記ゲート電極
に線に対応する位置に形成された半導体膜と、上記表示
電極と接続されかつ上記半導体膜上および上記ゲート絶
縁膜上に形成されたドレイン電極と、上記下層のソース
配線とコンタクトホールを介して接続されるとともにこ
の下層のソース配線と２Ｎ構造となるように上記ゲート
絶縁膜および上記半導体膜上に形成された上層のソース
電極とを備えた１１−ンジス し 液晶表示
装置。 第４図
平面図、第２図は第１図のＢ−Ｂ線部分の断面図、第３
図は従来の液晶表示装置の部分平面図、第４図は第３図
のＡ−Ａ線部分の断面図である。 ｌ・・・透明絶縁性基板、２・・・ゲート電極配線、３
・・・ゲート絶縁膜、４・・・半導体膜、５・・・上層
のソース電極配線、６・・・ドレイン電極、７・・・表
示電極、８・・・下層のソース配線、９・・・コンタク
トホール。 なお図中同一符号は、同一、または相当部分を示す。 代理人 大 岩 増 雄 第１図 第３図 手続補正書（自発） 昭和 ６１′月１ 日 特許庁長官殿
直１、事件の表示 特願昭６３−１７８０８号２、
発明の名称 液晶表示装置 ３、補正をする者 代表者志岐守哉 ４、代理人 ５、 補正の対象 明細書の特許請求の範囲および発明の詳細な説明の各欄
、図面 ６、 補正の内容 （１） 明細書の特許請求の範囲を別紙の通り訂正す
る。 （２）同２頁２行のｒＴＥＴＪをｒＴＦＴＪと訂正する
。 （３）同２頁５行のｒ高解像度化をを行う」をｒ高解像
度化を行う」と訂正する。 （４）同２頁２０行の「第９図」を「第４図」と訂正す
る。 （５） 同４頁１３行のｒ下型化」を「大型化」と訂
正する。 （６）図面の第４図を別紙の通り訂正する。 ７、 添付書類の目録 （］）訂正特許請求の範囲 １通 （２）訂正図面 １通 λ 特許請求の範囲 透明絶縁性基板上に形成された透明導電膜による表示電
極と、上記透明絶縁性ＪＪＬ上に形成された複数のゲー
ト電極配線と同時に形成されこの複数のゲート電極配線
と交叉する複数の下層のソース配線と、上記ゲート電極
配線と下層のソース配線および表示電極上に形成された
ゲート絶縁膜と、このゲート絶縁膜上の上記ゲート電極
に線に対応する位置に形成された半導体膜と、上記表示
電極と接続されかつ上記半導体膜上および上記ゲート絶
縁膜上に形成されたドレイン電極と、上記下層のソース
配線とコンタクトホールを介して接続されるとともにこ
の下層のソース配線と２Ｎ構造となるように上記ゲート
絶縁膜および上記半導体膜上に形成された上層のソース
電極とを備えた１１−ンジス し 液晶表示
装置。 第４図
Claims (1)
- 透明絶縁性基板上に形成された透明導電膜による表示
電極と、上記透明絶縁性膜上に形成された複数のゲート
電極配線と同時に形成されこの複数のゲート電極配線と
交叉する複数の下層のソース配線と、上記ゲート電極配
線と下層のソース配線および表示電極上に形成されたゲ
ート絶縁膜と、このゲート絶縁膜上の上記ゲート電極配
線に対応する位置に形成された半導体膜と、上記表示電
極と接続されかつ上記半導体膜上および上記ゲート絶縁
膜上に形成されたドレイン電極と、上記下層のソース配
線とコンタクトホールを介して接続されるとともにこの
下層のソース配線と２層構造となるように上記ゲート絶
縁膜および上記半導体膜上に形成された上層のソース電
極とを備えた液晶表示装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63017808A JPH01191829A (ja) | 1988-01-27 | 1988-01-27 | 液晶表示装置 |
| US07/296,763 US5066106A (en) | 1988-01-27 | 1989-01-13 | Liquid crystal display device having redundant buses |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63017808A JPH01191829A (ja) | 1988-01-27 | 1988-01-27 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01191829A true JPH01191829A (ja) | 1989-08-01 |
Family
ID=11954029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63017808A Pending JPH01191829A (ja) | 1988-01-27 | 1988-01-27 | 液晶表示装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5066106A (ja) |
| JP (1) | JPH01191829A (ja) |
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