JPH01189097A - Semiconductor memory device - Google Patents

Abstract

PURPOSE:To decrease the contribution of voltage change due to the capacity coupling noise of an adjacent bit line by alternately arranging the well-ordered arrangement structure of a bit line pair in a word line direction divided into plural pieces in the bit line direction. CONSTITUTION:Bit line pairs 2 (BL00 and inverted BL00-BL32 and inverted BL32) having independent sense amplifiers 1 are equally divided into four sections A-D, at a bit line pair BLln and inverted BLln, when (l) is an odd number, the bit line pair at n=0 are arranged to A, the pair at n=1 are arranged between B and C, and the pair at n=2 are arranged to D, and when (l) is an even number, the pair at n=0 are arranged between A and B, the pair at n=1 are arranged between C and D. In such a way, since the well-ordered arrangement structure of the bit line pair in the word line direction is alternately arranged to the bit line pairs adjacent in the word line direction, the contribution of the voltage change due to the capacity coupling noise of the adjacent bit line can be decreased.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ダイナミック型半導体記憶装置に関し、特
に信号読み出し誤りの防止に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a dynamic semiconductor memory device, and particularly to prevention of signal read errors.

Ｃ従来の技術〕 第３図は従来のダイナミック型半導体記憶装置のビット
線対の構造を示す。メモリセルアレイのビット線方向に
２つの分割したビット線対（ＢＬ、。C. Prior Art FIG. 3 shows the structure of a bit line pair in a conventional dynamic semiconductor memory device. Two divided bit line pairs (BL, .

ＢＬ、、ＢＬ、、ＢＬ２）が配置されている。この分割
されたビット線対には、各々複数個のメモリセル容量（
ＣＳ）及びメモリセル容量とビット線を接続するための
、ゲートにワード線信号ＷＬｊｎ（ｌ＝０゜１　、　　
ｎ　＝　０　、　１−）を受けるｌ・ランスフアゲ−１
・（Ｔｓ）が接続される。また、各ビット線にはレファ
レンスレベル発生のためのグミ−セル（Ｄｅｌ及びこれ
とビット線を接続するダミーワード線（Ｄ　ＷＬ。BL,,BL,,BL2) are arranged. Each of these divided bit line pairs has a plurality of memory cell capacities (
A word line signal WLjn (l=0°1,
n = 0, 1-)
-(Ts) is connected. Furthermore, each bit line includes a gummy cell (Del) for generating a reference level and a dummy word line (DWL) that connects the gummy cell (Del) and the bit line.

ＤＷＬ’）が接続され、またワード線、グミ−ワード線
立ちあがって、ビット線対に信号電圧差が現われた後に
、このビット線電位をセンス増幅するためのセンスアン
プ（ＳＡ）が接続されている。またコラムアドレスに従
って選択されたピッｌ−線対をデータ入出力線対（Ｉｌ
ｏ、、　Ｉ１０！、　Ｉｌｏ、、　Ｉ１０□）に接続す
るトランスファゲート（Ｑ）が設置され、このゲートに
はコラムデコーダｌ出力が入力される。DWL') is connected, and after the word line and the word line rise and a signal voltage difference appears on the bit line pair, a sense amplifier (SA) is connected to sense and amplify this bit line potential. . In addition, the data input/output line pair (Il- line pair) selected according to the column address is
o,, I10! , Ilo, , I10□) is installed, and the column decoder l output is input to this gate.

次に動作について説明する。まずはしめに、第４図に示
すような分割されたビット線対長をｌとしたビット線上
の信号電圧を考える。各々セルプレートあるいは基板を
介して接地電位に対してＣｏｐ対をなずビット線に対し
てＣＩ、隣接するピッ１−線対のビット線に対してＣ２
なる容量を有するものとする。またメモリセル容量及び
ダミーセル容量をＣｓとする。メモリセルには、ＨＬ、
ベルではＣｓＶ　ＣＣ。Next, the operation will be explained. First, let us consider the signal voltage on the bit line where the length of the divided bit line pair is l as shown in FIG. CI is connected to the bit line without making a Cop pair to the ground potential through the cell plate or substrate, and C2 is connected to the bit line of the adjacent pin 1-line pair.
The capacity shall be as follows. Further, the memory cell capacity and dummy cell capacity are assumed to be Cs. The memory cells include HL,
CsV CC at Bell.

Ｌ　＋、−ベルでは０、ダミセノＬにはｐＣｓＶＣＣ，
なる電荷が蓄えられているものとずろ。0 for L +, -bell, pCsVCC for Damiceno L,
Something that has a stored electric charge.

へ区間内のワード線が選択された場合のビット線対ＢＬ
、。、ＢＬ、。を考えろ。ここで、Ｂ区間のビット線は
Ａ区間とビット線が分離しているため、ビット線の電圧
変化はおこらない。ＢＬ、、、　ＢＬ、。Bit line pair BL when a word line in the section is selected
,. ,BL,. Think about it. Here, since the bit line in the B section is separated from the bit line in the A section, the voltage of the bit line does not change. BL,,, BL,.

は各々ΔＶ　ＢＬ　ｌ。、ΔＶ石ＬＩＯだけ変化をおこ
したものとする。またＢＬ工。、■−に隣接するビット
綿肛π、ＢＬ、。が各々ΔＶ　ＢＬπ、ΔＶ　ＩＬ　２
゜だけ電圧変化をおこしたものとする。ここでビット線
ＢＬ１．．ＢＬ、。are respectively ΔV BL l. , ΔV stone LIO is assumed to have changed. Also BL engineering. ,■−, the bit width adjacent to π,BL,. are respectively ΔV BLπ and ΔV IL 2
Assume that the voltage has changed by °. Here, bit line BL1. ．． BL.

は■。。なる電圧にプリチャージされていたとする。■. . Suppose that it is precharged to a voltage of

ビット線ＢＬ＋ａ、■−の電圧Ｖ　ａ、　１゜、Ｖ正−
は（Ｈ：読み出し時）　　・・　　（２）（１）〜（２
＋、　（１１〜（３）よりピッＩ−線間の電圧差は次の
ようになる。Bit line BL+a, - Voltage V a, 1°, V positive -
is (H: when reading)... (2) (1) ~ (2
+, (From 11 to (3), the voltage difference between the pin I- line is as follows.

１−Ｃ１１−σｌ ＋゛は“Ｈ”読み出し時、“−〜はＬ−読み出し時。1-C11-σl +゛ is when reading "H", and "-~ is when reading L-.

（４）式の右辺第１項は本来のメモリセル容量Ｃｓによ
る読み出し電圧差ΔＶＣＣ１第２項は隣接するビット線
ＢＬ、、、　Ｂ”Ｉ７；からの結合容量を介した雑音成
分Δ■ＣＰである。これより本来のメモリセル容量Ｃ５
による読み出し電圧差Δ■Ｃ５に対する、隣接するピッ
ｌ−線からの結合容量雑音成分Δ■ＣＰの寄与率ΔＶ　
ＣＰ／ΔＶＣＳば と表才）される。The first term on the right side of equation (4) is the read voltage difference ΔVCC due to the original memory cell capacitance Cs. The second term is the noise component Δ■CP via the coupling capacitance from the adjacent bit lines BL,..., B''I7; From this, the original memory cell capacity C5
The contribution rate ΔV of the coupling capacitance noise component Δ■CP from the adjacent pin line to the read voltage difference Δ■C5 due to
CP/ΔVCS is used.

Ｂ区間のワード線が選択された場合もＡ区間と同様とな
る。The case where the word line in section B is selected is also the same as in section A.

ところでメモリの高集積化が進んで、メモリセル面積が
減少していくと、メモリセル容量Ｃ５が減少してゆくと
共にビット線対間容量Ｃ，，Ｃ２が増大し、本来の読み
出し電圧差Δ■Ｃ３に対して、結合容量雑音による電圧
変化ΔＶＣＰが無視できなくなり、読み出し余裕が低下
すると共に、ソフトエラ率が悪化し、ついには誤動作に
至るという問題が生ずる。By the way, as the integration of memories progresses and the memory cell area decreases, the memory cell capacitance C5 decreases and the bit line pair capacitances C, , C2 increase, causing the original read voltage difference Δ■ With respect to C3, the voltage change ΔVCP due to coupling capacitance noise can no longer be ignored, leading to problems such as a decrease in read margin and a worsening of the soft error rate, eventually leading to malfunction.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

従来のダイナミック型半導体記憶装置は、以上゛のよう
に構成されているので、高集積化が進み、メモリセル容
量が減少し、また隣接ビット線間容量が増大ずろにつれ
て、本来のメモリセル容量Ｃｓによる読み出し電圧差に
比らべ、隣接ビット線対間での容量結合雑音による電圧
変化が無視できなくなり、読み出し電圧差が減少し、ソ
フトエラ率の悪化、読み出し余裕の低下等を招き、つい
には誤動作に至るという問題があった。Conventional dynamic semiconductor memory devices are configured as described above, and as the integration progresses, the memory cell capacity decreases, and the capacitance between adjacent bit lines increases, the original memory cell capacity Cs decreases. Compared to the read voltage difference between adjacent bit line pairs, the voltage change due to capacitive coupling noise between adjacent bit line pairs cannot be ignored, and the read voltage difference decreases, leading to worsening of the soft error rate, reduction of read margin, etc., and eventually malfunction. There was a problem in reaching .

この発明は上記のような問題点を解消するためになされ
たもので、本来のメモリセル容＠Ｃ５による読み出し電
圧差に対する、隣接ビット線による容量結合雑音による
電圧変化の寄与を低減させることのできる半導体記憶装
置を得ることを目的とする。This invention was made to solve the above problems, and can reduce the contribution of voltage changes due to capacitive coupling noise due to adjacent bit lines to the read voltage difference due to the original memory cell capacitance @C5. The purpose is to obtain a semiconductor memory device.

〔課題を解決するための手段〕[Means to solve the problem]

この発明に係る半導体記憶装置は、メモリセルァ、イの
ピッ１、線方向に独立したセンスアンプを有するビット
線対を複数個、分割して設置し、隣接するビット線対に
対して交互に配置することにより、本来のメモリセル容
量Ｃｓによるビット線対読み出し電圧差に対する、隣接
ビット線から受ける容量結合雑音で発生するビット線対
電圧変化の影響を低減さし読み出し電圧差の増大を考え
たものである。In the semiconductor memory device according to the present invention, a plurality of bit line pairs each having a memory cell, a pin 1, and a sense amplifier independent in the line direction are installed separately, and arranged alternately with respect to adjacent bit line pairs. This is designed to reduce the influence of bit line voltage changes caused by capacitive coupling noise from adjacent bit lines on the bit line read voltage difference due to the original memory cell capacitance Cs, and to increase the read voltage difference. be.

〔作　用〕[For production]

この発明における半導体記憶装置は、メモリセルアレイ
のビット線方向に独立したセンスアンプを有するビット
線対を複数個、分割して設置し、隣接するビット線対に
対して交互に配置することにより、本来のメモリセル容
量Ｃ５によるビット線対の読み出し電圧差に対する、隣
接ピッ１−線から受ける容量結合雑音で発生するビット
線対電圧変化の影響が低減さね、読み出し余裕が増大す
る。The semiconductor memory device according to the present invention can be realized by dividing and installing a plurality of bit line pairs having independent sense amplifiers in the bit line direction of a memory cell array and arranging them alternately with respect to adjacent bit line pairs. The influence of the bit line pair voltage change caused by the capacitive coupling noise received from the adjacent pin 1- line on the read voltage difference between the bit line pair due to the memory cell capacitance C5 is reduced, and the read margin is increased.

〔実施例〕〔Example〕

以下、この発明に一実施例による半導体記憶装置を第１
図に従って説明する。本実施例において、図に示すよう
に独立のセンスアンプをもつビット線対（Ｂ　Ｌｏ、、
　Ｂ　Ｌ、、、　Ｂ　Ｌ、１１１．　Ｂ　Ｌπ；ＢＬｓ
ｏ、　ＢＬｔ−。Hereinafter, a semiconductor memory device according to an embodiment of the present invention will be described as a first embodiment.
This will be explained according to the diagram. In this embodiment, as shown in the figure, bit line pairs (B Lo, . . .
B L, BL, 111. B Lπ；BLs
o, BLt-.

Ｂ１．、、、ＢＴ＝、　Ｂ　Ｌｌ、、　Ｂ　Ｌπ；・　
・・）は４等分の区分Ａ、Ｂ、Ｃ，Ｄに分かれ、以下の
ように配置する。B1. ,,, BT=, B Ll,, B Lπ;・
) is divided into four equal parts A, B, C, and D, and arranged as shown below.

■　ＢＬ、。ＢＬｏｏはＡ〜Ｂ内に配置ＢＬＯＩ、旧丁
はＣ〜Ｄ内に配置 ■　ＢＬ、。、ＷＢ７はＡに配置 Ｂ　Ｌ　１ｓ　　Ｂ　Ｌ　１１　ハＢ−Ｓ−Ｃ間ニ装置
Ｂ　Ｌ１２　　Ｂ　ＬｌτはＤに配置 ■　ＢＬｉｏ　　ＢＬｚｏはＡ〜Ｂ間に配置ＢＬ、□　
ＢＬ、〒はＣＡ−０間に配置■　ＢＬ、。Ｗ［ＪはＡに
配置 ＢＬｓ＋−訂７はＢ−Ｃ間に配置 ＢＬ、２．ＢＬπはＤに配置 即ち、ヒツト線Ｂ　Ｌ　ｌ　ｎ　、　ｆＩ７ｒｉｌｉニ
オイ”Ｃ１ｌ　カ奇数のビット線対ばｎ　＝　ＯではＡ
に、ｎ＝１では８〜０間に、ｎ；２ではＤに配置し、ｌ
が偶数の場合は、ｎ　＝　ＯではＡ〜Ｂ間、ｎ＝１では
０〜０間に配置している。■ BL. BLoo is placed in A~B BLOI, old book is placed in C~D■ BL,. , WB7 is placed at A B L 1s B L 11 B L12 B Llτ is placed at D ■ BLio BLzo is placed between A and B BL, □
BL, 〒 is placed between CA-0 ■ BL,. W [J is placed in A, BLs+-Revision 7 is placed in BL between B and C, 2. BLπ is placed at D, i.e., the bit line BL l n, fI7rili odor "C1l", if n = O for odd number of bit line pairs, A
For n=1, it is placed between 8 and 0, and for n;2, it is placed at D, and l
When is an even number, it is arranged between A and B when n=O, and between 0 and 0 when n=1.

各ビット線対の電圧差は、前述と同様に考えると以下の
ようになる。The voltage difference between each bit line pair is as follows when considered in the same way as described above.

■Ａ区間のワード線が選択された場合 ■Ｂ区間のワード線が選択された場合 ■Ｃ区間のワード線が選択された場合 ■Ｄ区間のワード線が選択された場合 これらの計算より、 ■　ピッ）・線対Ｂ　Ｌ＋ｏｐＢ　Ｌ＋ｏ＃Ｂ　Ｌ＋ｚ
ＰＢ　Ｌ＋ｔ−”−ＢＬＩ　ｎ、　Ｂ百ｎ　（ｊ　＝奇
数、ｎ＝０，２）のビット線対電圧差は よって本来のメモリセル容Ｂｋｃｓによる読み出し電圧
差ΔＶＣＳに対する、隣接するビット線からの結合容量
雑音成分ΔＶＣＩ）の寄与率ΔＶ　ＣＰ／Δ■Ｃ３はと
表わされる。■When the word line in section A is selected ■When the word line in section B is selected ■When the word line in section C is selected ■When the word line in section D is selected From these calculations, ■ Pi)・Line pair B L+opB L+o#B L+z
PB L+t-''-BLI n, B100n (j = odd number, n = 0, 2) voltage difference between bit lines is therefore the coupling from the adjacent bit line to the read voltage difference ΔVCS due to the original memory cell capacity Bkcs. The contribution rate ΔV CP/Δ■C3 of the capacitance noise component ΔVCI) is expressed as follows.

■　ビット線対ＢＬ、。、儒、　ＢＬｉ＋、ＢＬｔ下、
　・ＢＬｌｎ、ＢＬｌｎ　（１＝　１，２，３−、ｎ＝
ｏ。■ Bit line pair BL. , Confucian, BLi+, BLt lower,
・BLln, BLln (1= 1, 2, 3-, n=
o.

１（が奇数）、（ｎ＝１　（ｌが偶数））のビット線対
電圧差は ・−・　（８） ΔＶ　ＣＰ／Ｖ　Ｃ５は と表わされろ。1 (odd number), (n=1 (l is even number)), the voltage difference between the bit lines is... (8) Express ΔV CP/V C5 as follows.

ここで発明実施例の隣接ビット線の電圧変化は■の条件
下では、隣接ビット線はが従来のビット線長と等しいこ
とより、従来形式の隣接ビット線の電圧変化と近似的に
等しくなる。これにより（５）式、（７）式から従来形
式にくらべ、本来のメモリセル容ｆ＃、ｃｓよる読み出
し電圧差に対する隣接ビット線の結合容量雑音の影響は
繕倍に低減する。Here, under the condition (2), the voltage change on the adjacent bit line in the embodiment of the invention is approximately equal to the voltage change on the adjacent bit line in the conventional type because the length of the adjacent bit line is equal to the conventional bit line length. As a result, from equations (5) and (7), compared to the conventional format, the influence of the coupling capacitance noise of adjacent bit lines on the read voltage difference due to the original memory cell capacity f#, cs is reduced by a factor of two.

■の条件下で、Ａ、Ｄ区間において短いビットｉ対ＢＬ
、。、「Ｔ乙−、ＢＬ＋ｚｐ旧譜　　）にはさまれたビ
ット線対ＢＬｔｏ−ＢＬ２゜、　Ｂ　Ｌ２ｔ、　　Ｂ　
Ｌ２＋−−）では隣接ビット線長が雑倍になっているこ
とより、隣接ビットの電圧変化は近似的に２倍となる。Under the condition of (2), short bit i vs. BL in intervals A and D
,. , the bit line pair BLto-BL2゜, BL2t, B
In L2+--), since the length of the adjacent bit line is multiplied, the voltage change of the adjacent bit is approximately doubled.

これより隣接ビット線の結合容量雑音の影響は従来形式
と変らない。しかしそれ以外の■の条件下では、隣接ビ
ット線長が従来形式と等しいため、隣接ビットの電圧変
化は近似的に従来形式とかわらない。これより本来のメ
モリセル容量Ｃｓによる読み出し電圧差に対する隣接ビ
ット線線の結合容量雑音の影響は（５）式、（９）式か
ら従来形式に比らべ坏倍に低減する。From this, the influence of coupling capacitance noise of adjacent bit lines remains the same as in the conventional system. However, under the other condition (2), the adjacent bit line length is the same as in the conventional format, so the voltage change of the adjacent bits is approximately the same as in the conventional format. From this, the influence of the coupling capacitance noise of adjacent bit lines on the read voltage difference due to the original memory cell capacitance Cs is reduced by a factor of three compared to the conventional format from equations (5) and (9).

このように、本実施例では本来のメモリセル容量Ｃｓに
よるビット線対読み出し電圧差に対する、ビット線が信
号読み出し時に隣接するビット線対から受ける容量結合
雑音によって発生するビット線対の電圧差変化の影響を
部分的に減少させることによって、読み出しマージンの
拡大、ソフトエラー率の向上をはかることができろ。In this way, in this embodiment, the change in the voltage difference between the bit line pair caused by the capacitive coupling noise that the bit line receives from the adjacent bit line pair when reading a signal is compared to the bit line pair read voltage difference due to the original memory cell capacitance Cs. By partially reducing the influence, it is possible to expand the read margin and improve the soft error rate.

第２図は本発明の第２の実施例を示す。本実施例が第１
図と異なるのは、独立したセンスアンプを有するビット
線対を、４等分ではなく、６等分にしていることである
。この場合、第１の実施例と同様に考えると、本来のメ
モリセル容量によるビット線対読み出し電圧差に対する
、隣接ビット線から受ける容量結合雑音によるビット線
対電圧差変化の影響を従来形式にくらべ、１部を除いて
ｈ倍に減少することができる。８等分、１０等分・と区
分数を増していくと、同様に考えると、崗倍、１１５　
・と減少することになり、より読み出しマージンの拡大
、ソフトエラ率の向上等が得られろ効果がある。FIG. 2 shows a second embodiment of the invention. This example is the first
What differs from the diagram is that the bit line pair having independent sense amplifiers is divided into six equal parts instead of four. In this case, if we consider the same as the first embodiment, we can compare the influence of the change in voltage difference between bit lines due to capacitive coupling noise received from adjacent bit lines on the read voltage difference between bit lines due to the original memory cell capacitance compared to the conventional type. , except for one part, can be reduced by h times. If you increase the number of divisions into 8 equal parts, 10 equal parts, etc., if you think in the same way, the number of times will be 115.
・This has the effect of further expanding the read margin and improving the soft error rate.

〔発明の効果〕〔Effect of the invention〕

以上のように、この発明によれば、ビット線方向に独立
したセンスアンプを有するビット線対を複数個分割して
設置し、隣接するピッ）・線対に対して整列して配置し
ていたものを、隣接するビット線対に対して交互に配置
するように構成したので、本来のメモリセル容量による
ビット線対読み出し電圧差に対する隣接ビット線から受
ける容量結合雑音によるビット線対電圧変化の影響を部
分的に低減でき、読み出しマージンの拡大、ソフトエラ
率が向上等が得られる効果がある。As described above, according to the present invention, a plurality of bit line pairs having independent sense amplifiers are divided and installed in the bit line direction, and arranged in alignment with adjacent pin line pairs. Since the components are arranged alternately with respect to adjacent bit line pairs, the influence of bit line pair voltage changes due to capacitive coupling noise received from adjacent bit lines on the bit line pair read voltage difference due to the original memory cell capacitance is reduced. This has the effect of partially reducing the read margin, increasing the soft error rate, etc.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の一実施例による半導体記憶装置を示す
構成図、第２図は本発明の第２の実施例による半導体記
憶装置を示す構成図、第３図は従来の半導体記憶装置の
構成図、第４図は従来の半導体記憶装置の構成図である
。 （１）はセンスアンプ（ＳＡ）、ｆ２１はビット線（Ｂ
　Ｌ、。。 Ｂ　Ｌ。。　　）、（３）はコラムデコーダ、（４）は
トラン７、　ファゲート（ＴＳ）、（５）はメモリセル
容量（Ｃｓ）、（６）はダミーセル（ＤＣ）、（７）は
トランスフアゲ−１−（Ｑ）、（８）はビット線対間容
量（Ｃ８）、（９）は隣接ビット線間容ｉ　（Ｃ２）、
ＱＯＩはビット線容量（Ｃ，）である。FIG. 1 is a block diagram showing a semiconductor memory device according to an embodiment of the present invention, FIG. 2 is a block diagram showing a semiconductor memory device according to a second embodiment of the present invention, and FIG. 3 is a block diagram showing a semiconductor memory device according to a second embodiment of the present invention. FIG. 4 is a block diagram of a conventional semiconductor memory device. (1) is the sense amplifier (SA), f21 is the bit line (B
L. . BL. . ), (3) is column decoder, (4) is transformer 7, far gate (TS), (5) is memory cell capacity (Cs), (6) is dummy cell (DC), (7) is transfer gate 1- (Q), (8) is the capacitance between bit line pairs (C8), (9) is the capacitance between adjacent bit lines i (C2),
QOI is the bit line capacitance (C,).

Claims (1)

【特許請求の範囲】[Claims] 　複数のワード線、複数のビット線、及びこれらの交点
に位置する複数のメモリセルからなるメモリセルアレイ
を有し、上記ビット線２本が対になって該ビット線対間
の電圧差を検出するセンスアンプに入力される構成をも
つ半導体記憶装置において、ビット線方向に複数個に分
割されたビット線対が、ワード線方向に対して整列して
配置されている構造をワード線方向に隣接しているビッ
ト線対に対して交互に配置したことを特徴とする半導体
記憶装置。It has a memory cell array consisting of a plurality of word lines, a plurality of bit lines, and a plurality of memory cells located at the intersections of these, and the two bit lines form a pair to detect the voltage difference between the bit line pair. In a semiconductor memory device configured to receive input to a sense amplifier, a structure in which a plurality of bit line pairs divided in the bit line direction are arranged in alignment with the word line direction is arranged adjacent to each other in the word line direction. A semiconductor memory device characterized in that bit lines are arranged alternately for pairs of bit lines.