JPH01187666A - 超電導並列処理プロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は超電導集積回路に係り、特に高速処理機能の向
上、融通性に優れたシステムの構成に好適な超電導並列
処理プロセッサに関する。

［従来の技術］ 従来、ジョセフソン接合を用いたシグナルプロセッサの
構成方法については、アイ・ビー・エム。

ジャーナル　オブ　リサーチ　アンド　ディベロップメ
ントウ第２４巻（１９８０年）第２４３頁から第２５２
頁（Ｉ　Ｂ　Ｍ　　Ｊｏｕｒｎａｌ　ｏｆ　ｒｅｓｅａ
ｒｃｈａｎｄ　ｄｅｖｅｌｏｐｍｅｎｔ、　ｖｏｌ、２
４　（１９８０）　ＰＰ　２４３−２５２）において論
じられている。第２図はそのシグナルプロセッサのブロ
ック図を示す。第２図において６は命令順序制御回路５
７はデータ記憶回路、８は命令記憶回路、９は演算ユニ
ット、１０はインデクス制御データアドレス計算回路、
１１は入出力制御回路、１２は実行コードデコーダとタ
イミング制御回路、１３は補助記憶回路であり矢印は各
データの流れを示す。例えば命令プログラムおよびデー
タは入出力制御回路１１を介してそれぞれ命令記憶回路
８．データ記憶回路７に格納される。プログラムの実行
は入出力制御回路１１を介して命令順序制御回路６を駆
動し命令記憶回路８に格納されたプログラム手順に従っ
て行われる。プログラム命令は演算ユニット９において
実行され必要に応じてデータ記憶回路７との間でデータ
の読み出しおよび書き込みが行われる。

この際、データ記憶回路７へのアクセス番地はインデク
ス制御データアドレス計算回路１０によって決定される
。この他にプログラムの実行において多量のデータを必
要とする場合は入出力制御回路１１を介して補助記憶回
路１３とのデータの入出力が行われる。

次にジョセフソン接合を用いたシグナルプロセッサの特
徴として論理回路は電流即動であり通常はラッチングモ
ードで動作する。すなわち回路はバイアス電流と入力信
号により、いったんスイッチするとバイアス電流を切ら
なσ１限り変化しない。

このためｆ／１源を各サイクルごとに切断して回路をリ
セットする必要がある。ジョセフソン接合のスイッチン
グ特性は電源と入力信号の極性について対称性を有する
ため交流電源で駆動し、電源の極性が変わる部分で回路
をリセットする。第３図はその開動電源波形１４を示す
。論理回路は通常レジスタと組合せ回路で構成されてい
る。各サイクルでは第３図に示す有効論理時間１５に組
合せ回路で種々の論理演算が施された後、極性遷移時間
１６でその結果がレジスタに格納される。すなわち本方
式では電源そのものが回路の動作クロックとなる。有効
論理時間１５と極性遷移時間１６の合計がマシンサイク
ル１７となる。交流電源で駆動しているため例えばマシ
ンサイクルｉｎｓのシステムを実現するためには５００
ＭＨｚの交流電力を供給すればよい、　　′ 高速のシグナルプロセッサを実現するには高密度な回路
の実装が不可欠である。ジョセフソン接合を用いた超電
導回路の場合、発熱除去が容易でゲートが高速であるこ
とから、信号伝搬遅延の低減化を追求した３次実装方法
が考えられている。

第４図はその実装構造の一例を示す、プロセッサを構成
する超電導集積回路チップ６０は超電導の基板前ｆｉ６
３を設けたカード６２上に超電導ハンダ６１を用いて接
続される。各カードはフット６４と呼ばれる部分でマイ
クロコネクタを有するボード６５を介して配線モジュー
ル６６に接続されカード間あるいはＩ１０ケーブル６９
を通しての信号伝搬が行われる。第５図はマイクロコネ
クタの断面構造の一例を示す。マイクロコネクタはマイ
クロピン６７と微量の水銀球６８が充填されているマイ
クロソケット部で構成されている。

ボード６５には例えばシリコン基板などが用いられる。

水銀球６８は、室温中では液体であるからカード６２は
マイクロピン６７の固定されたフット６４ごとソケット
に着説司能であり、−４０℃以下では水銀球６８は固化
し一種のハンダの役割を果たす。

超電導シグナルプロセッサではプロセッサ全体を使用超
電導材料の臨界温度以下の環境に置く必要がある。この
ため第４図に示したような回路モジュール全体を液体ヘ
リウムなどの冷媒中で動作させる方法が取られる。　゛ ［発明が解決しようする問題点］ 上記従来技術はジョセフソン接合を用いた超電導シグナ
ルプロセッサの基本的な構成方法を与えるものであるが
、各構成要素は各々１組（ここでは複数個の集積回路チ
ップを用いて構成されていても機能としては１個のプロ
セッサ構成要素としてのみ働く場合を含む）ずつ用いた
場合のみしか考慮されておらず、この方法ではプロセッ
サの規模が増大すると供に各構成要素間の信号伝播遅延
時間がマシンサイクルに対して同程度もしくはそれ以上
となる場合が生じこれによってプＯ“ツサのマシンサイ
クルに制限が与えられてしまうという問題があった。一
方、上記バイポーラ・バイアス電源を用いた回路のリセ
ット方式では高速で安定なスイッチング特性が得られる
反面、バイアス電流を零に戻す際に超電導状態に復帰せ
ずに第３図に示す極性遷移時間１６において逆極性の電
圧状態に陥いることがある。この現象はパンチスルーと
呼ばれバイアス電流の減少速度に依存して確率的に生じ
る。このパンチスルー確率Ｐ０はＰｏ＝ａｘ。−β１　
　　　　（１） で与えられる。ここでては第３図に示す極性遷移時間１
６でありα、βはプロセッサを構成する回路パラメータ
および電源電流などによって決まる正の定数である。式
（１）よりパンチスルーの起きる確率は極性遷移時間１
６の減少と共に指数関数的に増加することが分る。１マ
シンサイクルの内この極性遷移時間１６を除いた部分が
有効論理時間１５でありこの部分が１マシンサイクルに
占める割合はデユーティと呼ばれ、このデユーティが高
ければ高いほどプロセッサの性能は向上する。

通常は７０〜８０％にすることが望ましい、ところが上
記のパンチスルーが生じるために極性遷移時間１６を通
常数Ｌｏｏｐｓ以下にすることは難しい。従ってプロセ
ッサの処理効率という観点から児た場合マシンサイクル
を無条件に高速化することはかえって性能を低下させる
ことになりかねない、上記従来技術ではこのようなマシ
ンサイクルの高速化に対する制約の下でプロセッサの制
能を向上させる手段について配慮が十分なされておらず
高効率でかつ高速な処理を行えるプロセッサの構成が難
しいという問題があった。

また先に述べた如くプロセッサの各構成要素が一組と限
られているために構成要素間においてデータの受は渡し
に融通性を欠く場合が生じ効率的な処理を行う上で問題
があった。同じ理由からプロセッサ機能の修正、変更、
拡張などを行う際にもシステム設計において最初からや
り直す必要のある部分が多く生じ、経済性からも難点が
ある。

次に超電導プロセッサの場合、先に述べた如くシステム
全体を液体ヘリウムなどの冷却中で冷却する必要のある
ためプロセッサの一構成要素が故障してもこれを単独に
修理することは極めて困難である。従って上記従来技術
ではプロセッサの故障毎にシステムも停止させ、−旦室
温中に取り出した後に修理する必要がありシステムの信
頼性に問題があった。

本発明の目的はプロセッサの機能、ｊｆｔ模によらずプ
ロセッサ各構成要素間の信号伝播遅延時間が少なく、高
効率かつ高速の処理を可能としかつプロセッサ機能の修
正、変更、拡張などの融通性に優れ、またプロセッサの
故障に対してもその度毎に運転を停止させる必要のない
信頼性の高い超電導プロセッサを構成することにある。

［問題点を解決するための手段］ 上記目的は、記憶回路、レジスタ回路、演算処理回路お
よび制御回路などの超電導プロセッサの構成要素を複数
化すること、あるいはこれらの構成要素からなる独立し
た超電導プロセッサを複数個用いること、およびこれら
のプロセッサ構成要素間もしくは独立したプロセッサを
アレイ状に配置しそ゛の間を超電導配線チャネルを介し
て接続し、信号の入畠カバッファゲートとして磁束結合
型超電導量子干渉回路を用い、またこれらのプロセッサ
構成要素を同一回路チップ上に立体的に配置することに
より、達成される。

［作用］ 超電導並列処理プロセッサはその各構成要素の一部もし
くは全部を複数個備えており複数個の処理が並列に実行
される。それによって１マシンサイクル内の処理効率を
度外視してマシンサイクルの高速化を行わずとも実効的
に高速の処理を行うことが可能である。またプロセッサ
の各構成要素が複数個に分散配置されるかあるいは独立
したプロセッサがアレイ構造に配列され、これらの間は
超電導配線チャネルを通して接続される。それによって
プロセッサの各構成構製間あるいは独立したプロセッサ
間のデータの受は渡たし経路に選択の自由度があるので
、各要素間の信号伝播遅延時間を極小化することができ
、マシンサイクルの高速化に制限を受けることができな
い。

次に各構成要素あるいは独立したプロセッサの入出力バ
ッファゲートとして磁束結合型量子干渉回路を用いたた
めにこれらの要素間の入出力分離を完全に行うことが可
能である。また要素間の接続は超電導配線チャネルを介
して行われるために複数の構成要素においてシリアルな
入出力を行うことができる。さらには並列処理プロセッ
サ全体の構成は各構成要素と超電導配線チャネルの接続
手段によってのみ決定されるので、プロセッサ機能の修
正、変更、拡張などを極めて容易に行うことが可能とな
る。ここでさらにプロセッサの構成要素を同一基板上に
立体的に配置することによって構成要素間の信号伝播は
集積回路の膜厚方向に行われる。それによって構成要素
間の信号伝播遅延は著しく短縮化されるので処理の高速
化に極めて有効である。

次にプロセッサの各構成要素および独立したプロセッサ
を複数個用いたため冗長度を有するシステムとして機能
するので、プロセッサの一部に故障が生じた場合に、故
障した部分を残りの同一構成要素でバックアップするこ
とができる。それによってシステムを停止することなく
連続して稼動させることが可能である。

［実施例コ 以下、本発明の実施例を図面により説明する。

第１図は本発明の超電導並列処理プロセッサの一構成例
を示すブロック図である。第１図において、１は独立し
た超電導プロセッサ、２はプロセッサアレイ全体を制御
する制御回路、３は入出力制御回路、４は補助記憶回路
、５は超電導配線チャネルであり矢印はデータの流れを
示す。本実施例では独立した超電導プロセッサがＮ行×
Ｍ列のマトリクス状に配列される。超電導並列処理プロ
セッサの全体は上記プロセッサ構成要素の全てを同一基
板上に集積化したワンチップ・プロセッサもしくは上記
プロセッサ構成要素を複数個の超電導集積回路チップに
分散させこれらのチップを超電導配線チャネル５を備え
た基板上に超電導ハンダを用いて接続することによって
構成したマルチチップ・プロセッサである。ここで基板
は、例えばシリコン半導体材料から成る。超電導並列処
理プロセッサに対する全ての制御情報は外部入力信号線
および入出力制御回路３を介して制御回路２に供給され
る。また入力データは外部入力信号線および入出力制御
回路３を介して一旦補助記憶回路４に蓄えられるか、直
ちにプロセッサ１へ供給される。各プロセッサ１へのデ
ータの入力、プロセッサ１からの出力およびプロセッサ
間でのデータの入出力は全て超電導配線チャネル５を通
して行われる。従ってこれらのデータ入出力経路および
その自由度は各プロセッサ１と超電導配線チャネル５と
の接続手段によってのみ決定される。プロセッサアレイ
全体を制御する制御回路２および入出力制御回路３はこ
れらの入出力経路を選択することによって処理内容に応
じた高効率でかつ高速の処理を行うことができる。ここ
で各プロセッサ１の構成については第２図に一例を示し
たような従来技術をほとんどそのまま適用することが可
能である。すなわち各プロセッサ内ではデータの入出力
は全てプロセッサ内部の入出力制御回路１１を介して行
われる。またプロセッサ内部には記憶手段を含む独立し
た演算処理機能が与えられている。なお一般には各プロ
セッサ１毎に補助記憶回路１３を有する必要はなく、超
電導並列処理プロセッサ全体で１個の補助記憶回路４を
共通に利用することも可能である。以上述べた如く各プ
ロセッサはく独立に処理機能を果たすことができるので
複数個の処理を並列に実行することができる。並列処理
の実行はプロセッサアレイ全体の制御回路２によって制
御され処理内容に応じた並列列理が行われる。また各プ
ロセッサ１からの出力および各プロセッサ１間のデータ
の入出力についてもこの制御回路２によって管理される
。このような並列処理機能の下では例えばプロセッサア
レイに与えられた処理内容が全く独立な並列処理要素を
ｎ個含んでいる場合、ｎがプロセッサ１の総個数ＮＸＭ
個を超えない限りこれらの要素を全く並列に実行するこ
とが可能となる。従って並列処理要素そのものの処理速
度はプロセッサ１の個数を増すに従って高速化される。

最も簡単な例では並列処理要素の処理量が等しければそ
の処理速度はＮＸＭ倍となる。また並列処理要素数ｎが
プロセッサ１の個数ＮＸＭ個を超える場合は同時に並列
処理を行うことができないが、未処理の要素を待機させ
ておきこれらを先に並列処理を終えたプロセッサに順に
割り当てて行くなどの制御を行えば良い。このような並
列処理プロセッサでは各プロセッサ１に対して仕事の割
り当てをバランス良く行ないプロセッサの空時間を少な
くすることが重要である。これらの制御はプロセッサア
レイの制御回路２によって行われる。さらにプロセッサ
の各要素は複数個に分散配置されるために各要素間の信
号伝播経路を短くすることができる。例えばデータの記
憶回路と演算処理ユニットの間でデータの受は渡しを行
う際に、最も近接した要素間で処理を行うことによって
信号伝播経路を最短にすることができその伝播遅延時間
も短縮される。

すなわち従来は各プロセッサ構成要素が１組のみであっ
たためにそれら要素間のデータの流れがプロセッサ全領
域に及ぶのに対して本方式ではその一部のみに集中させ
ることができる６例えば第４図に一例を示したプロセッ
サ実装方式において従来、集積回路チップ６０間あるい
はカード６２間で信号伝送を行う必要があったものをそ
れぞれ同一集積回路チップ６０内あるいはチップ間へと
信号伝送の階層を下げることが可能となる。

次にプロセッサ構成要素間もしくは独立したプロセッサ
間の接続は超電導配線チャネルを介して行われ、これら
の構成要素の信号入出力バッファゲートとして磁束結合
型量子干渉回路を使用する。

第６図は信号入出力バッファゲートの構成方法を示す、
同図（、）はバッファゲートに用いる磁束結合型量子干
渉回路の等価回路図、（ｂ）はそのシンボル図を示す０
図では量子干渉回路の一例として最も良く用いられる３
接合量子干渉回路を示す、ここでＬｍは超電導電極とジ
ョセフソン接合によって構成される超電導ループの自己
インダクタンス、Ｌｃは信号入力線の自己インダクタン
スでありＭはＬｍとＬｃ間の相互インダクタンスを示す
。また工。はジョセフソン接合の単位臨界電流値を示し
、３接合量子干渉回路ではその電流比を通常１：２：１
に選ぶ。ゲート電流Ｉｇは分流抵抗Ｒａを介して超電導
ループに注入され、信号電流Ｉｃによってこの超電導ル
ープに鎖交する磁束が発生しこれによって回路をスイッ
チさせることができ出力信号Ｖ。ｕｔが検出される。な
お本回路では超電導ループの自己インダクタンスＬｍと
接合容量によるＬＣ共振現象を抑制するためにダンピン
グ抵抗Ｒｄが図のように挿入される。この回路では磁気
的な結合によって信号入力を行うため、完全な入出力分
離が実現できる。また信号伝送線としては超電導配線を
用いるために伝送損失がないことから原理的にはファン
アウトを無限にとることができる１以上の如き特徴を有
するため、本回路を用いた信号入出力用バッファゲート
の構成として第６図（ｃ）に示すような手段が取られる
。図では独立したプロセッサ１における信号入出力用バ
ッファゲートの構成例を示す、１８はそのバッファゲー
ト、１９はバッファゲートに給電する電源バス、２０は
入力信号用パッド、２１はバッファゲートの出力線であ
る。電源バス１９はプロセッサ１を構成する回路と共有
することができ、ゲート電流Ｉｇは給電抵抗Ｒｐを介し
てバッフ７ゲートに供給される。入力信号は例えば図中
に矢印で示すように超電導配線チャネル５を介してプロ
セッサ１を構成する集積回路チップの入力信号パッド２
ｏに伝えられさらにチップ上の超電導配線を通ってバッ
ファゲート１８に入力されゲートをスイッチさせる。ゲ
ートの出力はチップ上の出力線２１を通してプロセッサ
へ入力される。

ここで特徴的なことは、−旦バッファゲート１８に入力
された入力信号は再び超電導配線チャネルに戻った後、
別の集積回路チップに入力され、信号のシリアル入力が
可能なことである。すなわち従来の超電導集積回路の構
成手段においては直列処理形態であったシリアル入力が
本発明によれば並列処理システムの入力手段として用し
１られることになる・なお本方式では入力信号の終端手
段としては例えば第６図（Ｑ）に示すように集積回路チ
ップ上において終端抵抗Ｒｔを介して接地する方法など
が採られる１以上述べた如く本発明によればプロセッサ
構成要素の信号入出力用バッファゲートとして磁束結合
型量子干渉回路を用いることによってプロセッサ構成要
素間の入出力分離を完全に行うことができ、また超電導
配線チャネルを介して信号のシリアル入力を行うことが
できる。

従って本実施例によれば各プロセッサの構成要素と超電
導配線チャネルの結線を変えることによって種々の並列
処理機能を実現することが極めて容易となる。このこと
は本方式でシステム設計を行った超電導並処列理プロセ
ッサについてその機能を修正、変更あるいは拡張する手
間も簡単化できることを意味する。

以上説明した如く超電導並列処理プロセッサではシリア
ル入力が可能な点に特徴があるが、反面シリアル接続の
段数を増すに従って配線のインダクタンスによる遅延が
増大する欠点がある。これを補う手段としては同一基板
上に複数のプロセッサ構成要素を立体的に配置すれば良
い。ジョセフソン接合を中心とした超電導集積回路は全
ての回路構成を薄膜パターンの８Ｍによって実現できる
ために半導体集積回路と比較するとプロセッサ構成要素
を立体的に配置することに適した集積回路である。また
発熱の面を考慮しても他の高速スイッチングデバイスに
比べてその消費電力が２桁以上も小さいために立体構成
を行っても発熱によって回路の動作が不安定にならない
ような設計も可能である。第７図は立体的に構成した超
電導並列処理プロセッサの断面構造図の一例を示す。同
図において４０は基板、４１は超電導接地面、４２゜４
５．４８および５１は層間絶ａｌｌ情、４３は抵抗、４
４はベース電極石、４６はトンネル障壁層、４７はカウ
ンタ電極層、４９．および５０は配線層、５２は保護膜
である。図に示すように各プロセッサ構成要素は１ｏｒ
ｒＪ前後の薄膜層によって構成される。本実施例ではこ
れらの多層簿膜層を１組としてくり返し立体的に積み重
ねることによってプロセッサを構成する。各プロセッサ
要素間を結ぶ超電導配線チャネルは、ベース電極ｆ！ｓ
４４および配線層４９．５０の少なくとも３層の超電導
層を用いて３次元的に構成される。特に配置７！！Ｆ５
０は立体的に配置されたプロセッサ要素間を基板に垂直
な方向に結ぶチャネルを構成するもので本発明を特徴付
けるものである。すなわち上下のプロセッサ要素を結ぶ
配線チャネルの長さは配線層５０の膜厚で与えられるの
で高々数μｍ程度となる。

従ってこの部分のインダクタンスによる信号伝播遅延は
ｌｐｓ以下の程度となり通常のジョセフソン接合を用い
たゲートのスイッチング速度に比べて十分小さくするこ
とができる。このため例えば第６図に示した実施例の如
く信号人力バッファゲートをシリアルに接続する場合に
ついても本実施例の如くバッファゲートを立体的に配置
し配線層５０を用いてシリアルに結べばこの部分におけ
る信号伝搬遅延はバッファゲート部分の遅延のみを考慮
すれば良い。また本実施例によれば、第７図において４
４’、４９および５０の超電導配線層の結線を変えるこ
とによって種々の並列処理機能を実現することができる
。さらに全く同じ構成のプロセッサを立体的に配置する
場合は上記４０゜４９および５ｏの超電導配線層以外の
肩については同じ回路パターンを使用することができ、
パターン設計の手間も簡単化される。また集積回路チッ
プの作製のあたっては同一のホトマスクをくり返して使
用することが可能となりマスク作製においても経済的で
ある。なお本実施例ではプロセッサ要素を立体化すれば
する程、薄ｐｌｉ、暦の積層数が増大する。例えば５個
のプロセッサ要素を立体的に配置すれば積層数は５０洒
程度となる。このため本実施例では薄膜パターンの積み
重ねによって生じる段差構造を平坦化することが必要と
なる。

例えば第７図に示した実施例では暦間組縁暦５１および
保護膜Ｍ５１について平坦化処理が施されている。この
ような平坦化方法としては例えば５ｉ０２．Ｓｉ３Ｎ４
などの絶縁膜をバイアススパッタ法を用いて堆積する方
法、段差構造を持つ絶縁膜上にレジスト材などの粘性材
料を塗布して平坦化した後のエッチバック法を用いて絶
縁膜を平坦化する方法などを用いることができる。

以上の実施例で説明した。如く本発明によればプロセッ
サの各構成要素が複数個用いられこれらの要素は並列に
動作する。従ってプロセッサ全体は冗長度を有するシス
テム構成になっているので、プロセッサの一部に故障が
生じた場合は、故障した部分の機能を他の構成要素によ
ってバックアップすることができる。このため従来故障
の毎にプロセッサ全体を停止させ室温中に取り出した後
に修理する必要があったものをシステムを停止すること
なく連続して稼働させることを可能にする。

最後に本発明をより具体化した実施例について説明する
。第８図は波形等化器と呼ばれるシグナルプロセッサを
並列処理プロセッサとして実現した一例を示す。波形等
化器はアナログ入力信号をＡ／Ｄ変換した後に数値演算
処理を施す装置であり例えば伝送線を通って歪んだアナ
ログ信号を復元させるなどの機能を有する。同図（ａ）
において２２はＡ／Ｄ変換器、２３はメモリ回路、２４
はレジスタ、２５は乗算器、２６は信号遅延線、２７は
信号入力パッド、２８は抵抗終端された端子、２９〜３
１は超電導配線チャネル、３２は加算器である。波形等
化器全体の制御は制御回路２によって行われる。アナロ
グ入力信号、数値演算処理に必要なデータなどは入出力
制御回路３から各々３０．２９の超電導配線チャネルを
通してプロセッサアレイに入力される。各プロセッサへ
のアナログ信号入力はバッフアート１８を介してＡ／Ｄ
変換器２２に入力される。ここでディジタル符号化され
た信号はレジスタ２４に蓄えられる。

一方性部からの数値データはメモリ回路２３に蓄えられ
、マシンサイクル毎にレジスタ２４に蓄えられたデータ
との乗算処理が乗算器２５において行われる。レジスタ
２４はシフトレジスタも５成となっており第８図（ａ）
では縦方向にシフトレジスタが構成さ、れている。同図
の場合シフトレジスタの段数は４段であり、このような
波形等化器を４次の波形等化器と呼ぶ。一般にＡ／Ｄ変
換器のビット数がｎ、シフトレジスタの段数がｍの場合
は、ｎピッ８ｍ次の波形等化器と呼ぶ０次に乗算された
結果は加算器３２によって加え合わされる。

以上のプロセッサ処理結果は と表わされる。式（２）おいてＳ。はプロセッサの出力
信号ｒａｉは第８図（ａ）において上からｉ番目のメモ
リ回路に蓄えられた数値データ、ｘ（ｔ−ｉ−Ｔ）は時
刻（ｔ−ｉ−Ｔ）に入力されたアナログ信号のディジタ
ル符号化データ、Ｔはプロセッサのマシンサイクルであ
る。従って第８図（ａ）に示したプロセッサアレイの縦
１列は１マシンサイクル毎に出力Ｓ０を出すことができ
る。さらに本実施例ではご８図（ａ）に示すように横方
向のプロセッサ並びに対してアナログ信号をシリアルに
入力する。ここでプロセッサ間に超電導信号遅延線２６
を介在させ入力信号の遅延を行う。全横方向のプロセッ
サ並びの個数をＱとして、バッファゲート間の信号遅延
がＴ／ｆｌとなるように信号遅延線２６を置くとプロセ
ッサ処理結果は となり１／ｕマシンサイクル毎に出力Ｓ。を得ることが
できる。第８図（ｂ）はその様子を説明するもので、３
５は入力アナログ信号、３６はバッファゲート間の信号
遅延時間である。以上説明した如く本実施例によれば並
列処理プロセッサとして波形等化器を構成することによ
り高帯域の性能を得ることができる。例えば第８図（ａ
）において各プロセッサのマシンサイクルをｉｎｓとし
て、横方向のプロセッサの数を５とすれば４×５のプロ
セッサアレイによって帯域５ＧＨｚ、４次の波形等化器
を実現することができる。これを従来のように単一のプ
ロセッサで処理すると４次の等化器出力を得るには４マ
シンサイクル、４ｎｓの処−理時間が必要となり帯域と
しては２５０ＭＨｚとなる。なお本実施例ではＡ／Ｄ変
換器２２を含めて全てのプロセッサ構成要素をｉｎｓの
マシンサイクルで動作できることにも特徴がある。例え
ばＡ／Ｄ変換器についてはサンプリング周波数５ＧＨｚ
のＡ／Ｄ変換を行い、そのディジタル符号化出力をマル
チプレクサによって横方向のプロセッサ並びに対して順
次割り当てて行く方法を取ることも可能である。しかし
この方法ではＡ／Ｄ変換器およびマルチプレクサ回路を
５ＧＨｚのクロック周波数で動作させる必要がある。ま
た第８図（ａ）に示した波形等化器の構成は第１図に示
したような２次元構造のプロセッサアレイ構成あるいは
第７図に示したように縦方向のプロセッサ並びを立体化
した３次元構造のプロセッサアレイ構成などによって実
現することができる。

［発明の効果］ 本発明によれば、プロセッサ構成要素間のデータの受は
渡し経路に選択の自由度を与えることができるので信号
伝播遅延時間を短縮でき、プロセッサの処理を高効率化
、高速化する効果がある。

またプロセッサ要素間の信号入出力について入出力分前
を完全に行いかっ、信号のシリアル入力が可能となるの
で、プロセッサ機能の修正、変更。

拡張などを容易に行うことができ、システム設計を簡略
化できる効果力（ある。次にプロセッサ全体は冗長度を
有するシステムとして機能させることができるので、故
障に際してもシステムを停止させる必要がなくシステム
の高信頼化に効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の超電導並列処理プロセッサ
のブロック図、第２図は従来の超電導シグナルプロセッ
サのブロック図、第３図は超電導シグナルプロセッサの
制動電源波形を示す図、第４図はシグナルプロセッサの
実装構造図、第５図はマイクロコネクタの断面構造図、
第６図は信号入出力用バッファゲートの等価回路図、シ
ンボル図および接続例を示す結線図、第７図は立体的に
構成した超電導並列処理プロセッサの断面４＋ｌ！造の
一例を示す図、第８図は本発明の一実施例のアナログ信
号用超電導並列処理プロセッサのブロック図およびその
入力信号のサンプリング・タイミング図である。 １・・・超電導プロセッサ、２・・・制御回路、３・・
・入出力制御回路、４・・・補助記憶回路、５・・・超
電導配線チャネル、６・・・命令順序制御回路、７・・
・データ記憶回路、８・・・命令記憶回路、９・・・演
算ユニット、１０・・・インデクス制御データアドレス
計算回路、１１・・・入出力制御回路、１２・・・実行
コードデコーダタイミング制御回路、１３・・・補助記
憶回路、１４・・・能動電源波形、１５・・・有効論理
時間、１６・・・極性遷移時間、１８・・・信号入出力
用バッファゲート、２２・・・Ａ／Ｄ変換器、２３・・
・メモリ回路、２４・・・レジスタ、２５・・・乗算器
、２６・・・信号遅延線、３２・・・加算器、２９，３
０．３１・・・超電導配線チャネル、３５・・・アナロ
グ入力信号波形、４ｏ・・・基板、４１．’４４，４７
，４９．５０・・・超電導層、４２，４５，４８．５１
・・・層間絶縁膜、４３・・・抵抗、４６・・・トンネ
ル障壁層、６０・・・集積回路チップ、６２・・・カー
ド、６５・・・ボード。

Claims (1)

1. 【特許請求の範囲】 １、超電導接地面とジョセフソン接合と超電導インダク
   タおよび抵抗体などからなる超電導薄膜集積回路におい
   て、メモリ回路とレジスタ回路および演算処理回路など
   から構成される独立した超電導プロセッサをマトリック
   ス状に配列し、入出力回路、制御回路、メモリ回路およ
   び上記プロセッサ間を結ぶ超電導配線チャネルを設けた
   ことを特徴とする超電導並列処理プロセッサ。 ２、特許請求の範囲第１項において、前記プロセッサ、
   入出力回路、制御回路及びメモリ回路の信号入出力用バ
   ッファゲートとして磁束結合型超電導量子干渉回路を用
   いたことを特徴とする超電導並列処理プロセッサ。 ３、特許請求の範囲第１項において、前記プロセッサ、
   入出力回路及び制御回路を同一基板上に少なくとも２個
   以上立体的に配置したことを特徴とする超電導並列処理
   プロセッサ。 ４、特許請求の範囲第１項において、独立した前記超電
   導プロセッサ、入出力回路、制御回路及びメモリ回路を
   別々のチップ上に構成し、これとは別に超電導チャネル
   および上記集積回路チップとのインタフェイス回路と接
   続端子などからなる基板を設け、これを介して上記回路
   の相互接続を行ったことを特徴とする超電導並列処理プ
   ロセッサ。