JPH01183196A - 多層印刷配線板装置の製造方法 - Google Patents

多層印刷配線板装置の製造方法

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は電子回路部品を多層配線により接続して成る
多層印刷配線板装置に係り、詳細には製造工程を簡略化
すると共に導体層の導電性の向上を図り、且つ実装した
各電子回路部品の信頼性を高めるようにした多層印刷配
線板装置の製造方法に関する。
（従来の技術） 近年、メモリカード、ＩＣカードが発達し、メモリ容量
等の性能が高く、かつ小形化、薄形化されたより実装密
度の高い印刷配線技術が要求されている。
従来、実装密度が高くかつ薄形化が可能な印刷配線技術
として、樹脂製基板の上に配線導体と絶縁層とを順次重
ねて形成するものがある。第６図はこの技術によって構
成された従来の多層印刷配線板装置を示す断面図である
。同図において、５１は樹脂製基板（以下基体という）
　、５２．５２・・・は電極バッド５２ａを有する半導
体素子、抵抗、コンデンサ等の電子回路部品（以下チッ
プ部品とする）、５３、５５は導体層、５６は絶縁層で
ある。基体５１には凹部５１ａが穿設され、各デツプ部
品５２はその凹部５１ａ内に埋設されている。但し、電
極パッド５２ａを形成した面は凹部５１ａの外側となり
、かつ基体表面と一致するようにしである。また、導体
層５３゜５５は、ビアフィル導体５４を介して互いに接
続されている。
以上のような多層印刷配線板装置は、導電性樹脂ペース
トをスクリーン印刷により形成し、基体５１の表面及び
チップ部品５２の表面に導体層５３を形成して各チップ
部品５２の電極パッド５２８間を接続する。更に、回路
を多層化するため絶縁層５６を形成する。絶縁層５６は
感光性ドライフィルムを熱圧着によって貼着して形成さ
れている。この際、ビアフィル導体５４を形成するため
に、露出、現像して開口を形成する。この開口に導電性
樹脂ペーストを充填してビアフィル導体５４を形成する
。そして、更に上層導体として導体層５５を導電性樹脂
ペーストによって形成する。こうして従来の多層印刷配
線板装置は製造されるものである。
このＪ：うに従来の多層化技術は、導電性樹脂ペースト
のスクリーン印刷による配線導体の形成及び感光性フィ
ルムによる絶縁層の形成を繰返して多層化を実現するた
め、製造工程が煩雑であるという欠点が有った。
また、導電性樹脂ペーストによる配線導体は、機械的、
或は化学的に生成した銅箔導体より６１性が劣り、これ
は実装密度向上のため導体幅を狭くすると特に顕著とな
る。このため、回路に要求される特性によっては使用に
制限をうける。
（発明が解決しようとする課題） 従来の多層印刷配線板装置は、多層化工程が複雑である
と共に、下層及び上層導体の素材となる導電性樹脂ペー
ストが、銅箔導体による配線導体より導電率が劣るため
、導体幅を狭めることができず、ＩＣカード、メモリカ
ード等の小形化。
薄形化を制限していた。
この発明は上記問題点を除去したもので、製造工程が簡
素で、小形化、Ｎ形化を更に推進し、配線導体の導電性
を高め信頼性の向上を図るようにした多層印刷配線板装
置の提供を目的とする。
［発明の構成］ （課題を解決するための手段） この発明は予め導体を形成した複数の基板同志を貼設し
て多層基板にし、 この多層基板に各層を貫通する連設孔と凹孔とを形成し
、これら番孔のいずれかに多数の電子回路部品の集合体
である電子モジュールをそれらの所定電極同志を接続し
た端子部が外層基板の外側表面とほぼ一致するように埋
設して固定し、残った各連設孔にメッキ法によりスルー
ホール接続部を形成すると同時に、前記外層基板と電子
モジュールとの一致面に上層導体を形成して所定の端子
部間を接続Ｊるようにしたものである。
（作用） この発明による樹脂製基板に予め形成された導体は多層
化したとぎ内層導体となる。そして、各内層導体を接続
するスルーボール接続部を形成Ｊる際に、外層基板の表
面にスルーボール接続部形成方法と同じメッキ法によっ
て外層導体を形成する。したがって、導体層の形成作業
は、従来のように導電性樹脂ペーストと絶縁性樹脂ペー
ストとを繰返し形成するような工程がなく簡単な作業で
済む。また、メッキ法ににる導体層は導電率が良く導電
性能が良好となり、多層印刷配線板装置の信頼性を向上
するものである。
（実施例） 以下、この発明を図示の実施例によって説明する。
第１図はこの発明に係る多層印刷配線板装置の製造方法
の一実施例を示す工程図である。同図中、第１図ａはこ
の発明により製造される多層基板１０を示し、第１図す
は上記多層基板１０に電子回路部品を取付けた状態を示
し、第１図Ｃはこの発明により製造された多層印刷配線
板装置の完成品２０を示している。尚、第２図は両面に
導体が予め形成された両面基板、第３図ａ、ｂはガラス
エポキシ等の樹脂基板である。但し、第１図においては
基板の断面を示す斜線は省略している。
先ず、この発明により作成される多層印刷配線板装置の
構成を第１図Ｃを参照して説明する。
−〇　− 第１図Ｃにおいて、１１は第２図に示した両面基板であ
り、該基板１１の各面にはそれぞれ内層（下層）導体２
１．２２が形成されている。
１２、１３は中間となる前記基板１１の両側に貼設され
た外層基板であり、これら外層基板１２．１３は前記両
面基板１１を間に貼設して多層基板１ｏ（第１図Ｃ参照
）を構成している。これら外層基板１２．１３には第３
図ａ、ｂに示すように、凹孔１６．　ｉｅ・・・が予め
形成されおり、これら凹孔１６．１６内に、端子部１４
ａを有する電子モジュール１４及び、電極部１４Ｃを右
するチップ部品１４ｂが埋設され、かつそれらの隙間に
は絶縁性接着用樹脂１７が充填されている。これににり
電子モジュール１４．及び電極部１４Ｃを有するチップ
部品１４ｂが固定される。尚、各電子モジュール１４及
びチップ部品１４ｂの端子部１４Ｃは外層基板１２．１
３の外側表面と一致している。
２６はスルーホール接続部である。これらスルーホール
接続部２６は、各基板１１．１２．１３を貫通するスル
ーホール用孔２３に内導体２４をメッキ法により形成し
て成るものである。そして、電子モジュール１４は、チ
ップ部品１４ｂ等の電気的接続を行うため、上記スルー
ホール接続部２６の導体２４．端子部１４ａ、及び電極
部１４ｃ等を互いに接続する上層導体１５が、外層基板
１２．１３の各外側面に形成されている。
尚、１４ｂ′　はチップ部品であるが、他の部品と異な
り、印刷配線基板１１．１２．１３を貫通する連設孔１
８丙に埋設され、同様の樹脂１７によって固定されてい
る。
第４図は電子モジュール１４の一例を示す断面図である
。第４図において、４１は金属製のフレームである。こ
のフレーム４１内に各種複数のチップ部品４２を配設し
絶縁性樹脂４４を充填して一体化する。
この場合、各チップ部品４２の電極４２ａ　、　４２ａ
はフレーム表面と一致するように固定される。電極４２
ａ面とフレーム表面との一致面に、例えば導電性樹脂ペ
ーストによる印刷法、導体メッキ法、或はワイヤボンデ
ィング法等によって形成した配線導体４３が形成される
。これら配線導体４３により各チップ部品４２は電子モ
ジュールとしての電気的接続が成される。
次に、上記構成より成る多層印刷配線板装置の製造方法
の一実施例を説明する。
本実施例による多層印刷配線板装置は、第２図及び第３
図ａ、ｂに示すような基板１１．１２．１３と、第４図
に示すような電子モジュール１４を用意する。
両面基板１１は上記のごとく両面印刷配線基板であり、
両面に予め形成される内層導体２１．２２は導電性樹脂
ペーストを印刷、焼成、乾燥して形成した厚膜導体でも
良く、或は両面基板１１として例えばガラスエポキシ等
の予め銅箔導体が形成された銅張積層板を用いる場合は
、エツチングによって形成しても良い。また、本実施例
の場合、外層基板１２、１３に電子モジュール１４．チ
ップ部品１４ｂを埋設するための凹孔１６をドリル、プ
レス等の手段によって予め形成しておく。この場合、凹
孔１６は実施例のように貫通孔である必要はなくプレス
によって凹ませたものでも良い。
次に、各基板１１．１２．１３は、接着、熱圧着等の手
段によって貼設する。これによって得られる多層基板１
０には、第１図ａに示すように、上記貼設によってスル
ーホール用孔２３となる連設孔２３′　、及びチップ部
品１４ｂを埋設するための連設孔１８を形成する。こう
して形成した各凹孔１６．連設孔１８には、第１図すに
示すように、電子モジュール１４゜チップ部品１４ｂ　
、　１４ｂ　’を挿入し、それらの隙間に樹脂１７を充
填して各部品１４．１４ｂ　、　１４ｂ　’　を固定す
る。このとき、電子モジュール１４の端子部１４ａ、チ
ップ部品１４ｂ　、　１４ｂ　’　（７）電極部１４ｃ
が外層基板１２．１３の外側表面と一致するにうに固定
する。
次に配線工程を行う。配線工程は、銅を使用したメッキ
法により、連設孔２３′の内面を含む全ての表面に、メ
ッキによる金属（銅）層を析出させる。その後、エツチ
ングレジストを用いた通常のサブトラクティブ法でパタ
ーンニングすることで、連、段孔２３′　に内導体２４
を形成すると共に、電子モジュール１４とチップ部品１
４ｂ　　（１４ｂ　’　）間の相互接続及び回路パター
ンを成す上層導体１５を同時に形成する（第１図Ｃ参照
）。但し、スルーボール接続部２６は、上記のように３
層を貫通ずるものに限らず、両面基板１１を貫通しない
ものを形成し、回路設計に対応させることができる。
以上の製造方法より成る多層印刷配線板装置によれば、
従来のように、層間絶縁のための煩雑な繰返し工程が不
要どなる。即ち、この実施例に用いる両面基板１１は、
銅箔導体が予め形成されており、その両面に基板１２．
１３を貼設するだ【プで内層導体（２１，２２）が形成
される。また、上層導体１５は、スルーホール接続部２
６を形成するときに同時に形成する。これらの理由によ
って、本多層印刷配線板は、多層化工程が極めて簡略化
されるものである。
また、内層導体２１．２２．メッキ法による上層導体１
５及びスルーホール内導体２４は、導電性樹脂ペースト
による導体に比し導電性が良好であり、配線幅を狭くし
ても、導電性能が問題となることはない。このため、各
内層導体２１．２２間の間隔を従来の多層印刷配線板よ
り狭めることができる。−方、電子モジュール１４は、
内層導体２１．２２のパターンに制約されることなく高
密度にチップ部品を詰め込むことができるので、導電性
樹脂ペーストによる多層印刷配線板の同一体積内に搭載
できる数より多くすることが可能となり、回路パターン
の複雑化による多層印刷配線板の層数増加を回避し、厚
みの増大を防ぐ。
第５図は所定断面で切断したこの発明による多層印刷配
線板装置の概略斜視図であるが、電子回路部品の多数の
集合体である電子モジュール１４は、端子部１４ａを整
列して配設するので、個々のチップ部品間で一括して配
線する回路パターン（例えばアースパターン）は、端子
部１４ａ　、　１４ａ間を接続するだけで構成すること
ができる。更に、スルーホール接続部２６は、多層配線
のための接続スペースを削減する効果がある。
更に、電子モジュール１４によれば、個々のチップ部品
４２の信頼性試験を、本実施例の電子モジュール１４の
段階で行うことができる。したがって、不良チップ部品
を含まない信頼性の高い電子モジュールのみを多層基板
１０に組み込むことができ、電子回路装置の歩留まりが
改善される。
尚、第４図における電子モジュール１４は、フレーム４
１として金属を用いたが、絶縁性樹脂でも良い。
また、電子モジュール１４は上記の方法によって製造し
たちの以外に、フレキシブル配線基板等の薄形樹脂基板
にチップ部品を取付け、これを樹脂によって封止したも
のを用いたり、ＴＡ’Ｂ（Ｔａｐｅ　Ａ　ＵｔＯｌａｔ
ｅｄ　　３　ｏｎｄｉｎｇ）法で同一フィルム上にチッ
プ部品を混載したものを使用することができる。
また、凹孔１６は、スルーホール用孔２３を穿設する工
程で同時に形成しても良いし、第２図、第３図の状態、
即ち多層基板１０とする前の段階で形成しても良い。
［発明の効果］ 以上説明したようにこの発明によれば、高い実装密度と
薄形化を満足した上で、導体層の導電性を向上する効果
がある。
【図面の簡単な説明】
第１図はこの発明に係る多層印刷配線板装置の一実施例
を説明するだめの工程図、第２図及び第３図は第１図の
実施例における多層基板を説明するための断面図、第４
図は第１図の実施例に用いた電子モジュールを説明する
ため断面図、第５図はこの発明による多層印刷配線板装
置の斜視図、第６図は従来の多層印刷配線板を示す断面
図である。 １１・・・両面基板、１２．１３・・・外層基板、１４
・・・電子モジュール、１４ａ・・・端子部、１５・・
・上層導体、１６・・・凹孔、１７・・・樹脂、２０・
・・完成品、２１．２２・・・内層導体、２３・・・ス
ルーホール用孔、２４・・・スルーホール内導体、２６
・・・スルーホール接続部。 ０　　　　　ｌコ 寸　　　　　　寸

Claims (1)

  1. 【特許請求の範囲】 　予め導体を形成した複数の樹脂製基板を貼設して多層
    基板を製作する基板貼合わせ工程と、前記多層基板に各
    層を貫通する連設孔及び凹孔とを形成し、これら各孔の
    いずれかに多数の電子回路部品の集合体である電子モジ
    ュールをそれらの端子部が外層基板の外側表面とほぼ一
    致するように埋設し固定する工程と、 残った前記各連設孔にメッキ法によりスルーホール接続
    部を形成すると同時に、前記外層基板と小型電子回路部
    品との一致面に上層導体を形成して所定の端子部間を接
    続する配線工程とを具備することを特徴とする多層印刷
    配線板装置の製造方法。
JP63007882A 1988-01-18 1988-01-18 多層印刷配線板装置の製造方法 Expired - Lifetime JP2529987B2 (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002204045A (ja) * 2000-01-31 2002-07-19 Ngk Spark Plug Co Ltd 配線基板の製造方法
WO2011052358A1 (ja) * 2009-10-30 2011-05-05 イビデン株式会社 配線板及びその製造方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7547975B2 (en) 2003-07-30 2009-06-16 Tdk Corporation Module with embedded semiconductor IC and method of fabricating the module
TW200618705A (en) 2004-09-16 2006-06-01 Tdk Corp Multilayer substrate and manufacturing method thereof
JP4535002B2 (ja) 2005-09-28 2010-09-01 Ｔｄｋ株式会社 半導体ｉｃ内蔵基板及びその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002204045A (ja) * 2000-01-31 2002-07-19 Ngk Spark Plug Co Ltd 配線基板の製造方法
WO2011052358A1 (ja) * 2009-10-30 2011-05-05 イビデン株式会社 配線板及びその製造方法
JPWO2011052358A1 (ja) * 2009-10-30 2013-03-21 イビデン株式会社 配線板及びその製造方法
US8546698B2 (en) 2009-10-30 2013-10-01 Ibiden Co., Ltd. Wiring board and method for manufacturing the same

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