JPH01183162A - Semiconductor device - Google Patents

Abstract

PURPOSE:To shorten a time up to the formation of a channel and to accelerate it by forming a quantum well in a second semiconductor layer, and implanting charge from a gate region through a third semiconductor layer. CONSTITUTION:A first semiconductor layer 2, a second semiconductor layer 32 thereon, and a third semiconductor layer 42 are further laminated thereon, gate regions 52, 62 are provided on the layer 42, and a source region 8 and a drain region 82 in contact with the layer 32 are provided at both sides of the gate electrodes. Thus, charge is momentarily implanted by a resonance tunnel effect to the layer 32 formed with a quantum well interposed between the layers 2 and 42 from the regions 52, 62 according to a gate voltage to be applied. Particularly, when the implanted charge is caused by Hall, electrons are induced to electrically neutralize it, and a channel made of the Halls and the electrons is formed at a high speed. Thus, a period of time to the formation of the channel is shortened, and accelerated.

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は共鳴トンネリング効果を利用した新規な半導体
装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Field of Industrial Application) The present invention relates to a novel semiconductor device that utilizes the resonance tunneling effect.

（従来の技術） 近年、コンピューターや通信機器といった複雑な電子機
器には、大規模集積回路（ＬＳＩ）が多用されている。(Prior Art) In recent years, large-scale integrated circuits (LSIs) have been frequently used in complex electronic devices such as computers and communication devices.

このＬＳＩは、多数のトランジスタから構成されており
、電子機器の高性能化を図る上で、これらトランジスタ
の動作速度を高めることにより高速化が達成される。こ
のような高速型トランジスタとして、Ｓｉに比べ常温で
の電子易動度が倍から数倍であるＩｎＰやＧａＡｓ等の
化合物半導体を形成母材に採用した高速スイッチングト
ランジスタがある。このような高速スイッチングトラン
ジスタのより高速化を実現する為には、キャリアの移動
度を高める事やキャリア濃度を高くする事等が考えられ
る。キャリアの易動度を向上させた高速スイッチングト
ランジスタの一例が電気通信学会技術報告集ＥＤ８５−
７６、１９８５年９月、Ｐ４７〜５２に掲載され、知ら
れている。これを第６図に示して説明する。半絶縁性の
ＧａＡｓ基板（６１）上にｉ型ＧａＡｓ層（６３）、及
び表面にｎ型ＧａＡｓ（図示せず）が設けられたｎ型Ａ
ＱＧａＡｓ層（６４）が順次積層されている。また、こ
れらの最上層には、Ｐ十型ＧａＡｓ層（６５）を介在し
てｉのゲート電極（６６）が設けられている。This LSI is composed of a large number of transistors, and in order to improve the performance of electronic equipment, speeding up can be achieved by increasing the operating speed of these transistors. As such a high-speed transistor, there is a high-speed switching transistor in which a compound semiconductor such as InP or GaAs, which has an electron mobility at room temperature that is twice or several times higher than that of Si, is used as a base material. In order to realize higher speeds of such high-speed switching transistors, it is possible to increase carrier mobility, increase carrier concentration, etc. An example of a high-speed switching transistor with improved carrier mobility is published in the Institute of Electrical Communication Engineers Technical Report ED85-
76, September 1985, pages 47-52, and is known. This will be explained with reference to FIG. An n-type A comprising an i-type GaAs layer (63) on a semi-insulating GaAs substrate (61) and an n-type GaAs (not shown) on the surface.
QGaAs layers (64) are sequentially stacked. In addition, an i gate electrode (66) is provided on these uppermost layers with a P-type GaAs layer (65) interposed therebetween.

このゲート電極（６６）を挟んでＮｉ／ＡｕＧｅのソー
ス・ドレイン電極（７１□）、（７１□）が埋め込まれ
ている（第６図（ａ））。Ni/AuGe source/drain electrodes (71□) and (71□) are buried with this gate electrode (66) in between (FIG. 6(a)).

次に、このトランジスタの動作を、第６図（ｂ）に示す
ゲート下でのエネルギーバンドダイヤグラムによって説
明する。破線は熱平衡状態、実線はゲート電極に正の電
圧を印加した状態を夫々示す。Next, the operation of this transistor will be explained using the energy band diagram under the gate shown in FIG. 6(b). The broken line indicates a thermal equilibrium state, and the solid line indicates a state where a positive voltage is applied to the gate electrode.

ゲート電極（６６）に電圧が印加されれば、ｉ型ＧａＡ
ｓ層（６３）側のポテンシャルが高くなる。この時ｐ中
型ＧａＡｓ層（６５）の多数キャリアであるホール（６
０１）が、ｉ型ＡＱＧａＡｓ層（６４）を通り、このｉ
型ＧａＡｓ層（６３）に注入される。これに伴って注入
されたホールと電荷中性を保つべく、電子（６０２）が
誘起され、ｉ型１ＧａＡｓ層（６４）とｉ型ＧａＡｓ層
（６３）との電子親和力の差によってできたポテンシャ
ルの井戸に蓄積される。一般には、この蓄積された電子
がチャネルとして機能する。If a voltage is applied to the gate electrode (66), the i-type GaA
The potential on the s-layer (63) side becomes higher. At this time, holes (6
01) passes through the i-type AQGaAs layer (64), and this i
The type GaAs layer (63) is implanted. Along with this, in order to maintain charge neutrality with the injected holes, electrons (602) are induced, and the potential created by the difference in electron affinity between the i-type 1GaAs layer (64) and the i-type GaAs layer (63) is induced. Accumulated in wells. Generally, this accumulated electron functions as a channel.

しかし、この様に電界によってドリフト移動させホニル
（６０□）を注入する方法では、ホール（６０工）がｊ
型ＧａＡｓ層（６３）に到達するメカニズムは過渡的で
あり、瞬時にホールを注入できないのでポテンシャルの
井戸に電子を蓄積するには高速性の面から適していると
は言えなかった。従って、このようにチャネル形成に時
間を要するトランジスタは高速性を十分に図ったといえ
るものではない。However, in this method of implanting honyl (60 □) by drift movement using an electric field, the hole (60 □)
The mechanism of reaching the type GaAs layer (63) is transient, and holes cannot be injected instantaneously, so it could not be said to be suitable for accumulating electrons in a potential well from the viewpoint of high speed. Therefore, a transistor that requires time to form a channel cannot be said to be sufficiently high-speed.

（発明が解決しようとする課題） 以上述べたように従来のトランジスタは、電界によって
ホールを注入し、電子を誘起させてチャネル形成する為
に、チャネル形成までに時間を要し、高速性を十分に図
ることはできなかった。(Problems to be Solved by the Invention) As described above, conventional transistors inject holes using an electric field and induce electrons to form a channel, so it takes time to form a channel, and high speed cannot be achieved sufficiently. It was not possible to achieve this goal.

本発明は、上記問題点に鑑みなされたもので、全く新規
な原理に基づいてチャネルの形成を行う半導体装置の提
供を第１の目的とする。The present invention has been made in view of the above problems, and a first object thereof is to provide a semiconductor device that forms a channel based on a completely new principle.

また、キャリアの注入を高速に行ってチャネル形成まで
の時間を短縮させ、高速性に適した半導体装置の提供を
第２の目的とする。A second object of the present invention is to provide a semiconductor device suitable for high-speed performance by injecting carriers at high speed to shorten the time required to form a channel.

〔発明の構成〕[Structure of the invention]

（課題を解決するための手段） 上記目的を達成するために、本発明においては、第１の
半導体層と、この第１の半導体層上に積層された第２の
半導体層と、この第２の半導体層上に積層され、前記第
１の半導体層と共に前記第２の半導体層を挟むことで前
記第２の半導体層に量子井戸を形成する第３の半導体層
と、この第３の半導体層上に設けられ、印加される電圧
に従って共鳴トンネリング効果によりこの第３の半導体
層を介して前記第２の半導体層の量子井戸に電荷を供給
してチャネルを形成するゲート領域と、このゲート領域
の両側にあって前記第２の半導体層に夫々接するソース
領域及びドレイン領域とを具備することを特徴とする半
導体装置を提供する。(Means for Solving the Problem) In order to achieve the above object, the present invention includes a first semiconductor layer, a second semiconductor layer laminated on the first semiconductor layer, and a second semiconductor layer laminated on the first semiconductor layer. a third semiconductor layer stacked on the semiconductor layer and forming a quantum well in the second semiconductor layer by sandwiching the second semiconductor layer together with the first semiconductor layer; a gate region provided above and supplying charge to the quantum well of the second semiconductor layer through the third semiconductor layer by a resonant tunneling effect according to an applied voltage to form a channel; A semiconductor device is provided, comprising a source region and a drain region located on both sides and in contact with the second semiconductor layer, respectively.

（作用） 本発明では、印加されるゲート電圧に従ってゲート領域
から第１．第３の半導体層に挟まれて量子井戸の形成さ
れた第２の半導体層に、共鳴トンネリング効果によって
電荷が瞬時に注入されてチャネルが形成される。特に注
入される電荷がホールに因る場合にはこれを電気的に中
和する為に電子が誘起されて、ホールと電子から成るチ
ャネルが高速に形成されうる。(Function) In the present invention, in accordance with the applied gate voltage, the first . A charge is instantaneously injected into the second semiconductor layer sandwiched between the third semiconductor layers and in which a quantum well is formed, and a channel is formed by the resonant tunneling effect. In particular, when the injected charge is due to holes, electrons are induced to electrically neutralize the injected charge, and a channel consisting of holes and electrons can be formed at high speed.

（実施例） 本発明の詳細を実施例を用いて説明する。(Example) The details of the present invention will be explained using examples.

第１図は本発明の一実施例であり、母材に化合物半導体
としてＧａＡｓ及びＡＱＧａＡｓを採用したトランジス
タを示す。FIG. 1 is an embodiment of the present invention, and shows a transistor in which GaAs and AQGaAs are used as compound semiconductors for the base material.

先ず、このトランジスタの平面図（第１図（ａ））に対
するＡ−Ａ’の断面図（第１図（ｂ））を示す。First, a cross-sectional view (FIG. 1(b)) taken along line AA' is shown with respect to a plan view (FIG. 1(a)) of this transistor.

半絶縁性のＧａＡｓ基板ω上に、第１の半導体層として
例えば１０００人厚のアンドープＡ（ｌＧａＡｓＧａＡ
ｓ基板半導体層として例えば３０人アマアンドープＧａ
Ａｓ層（３２）、第３の半導体層として例えば３０人ア
マＢｅを５　Ｘ　１０１６ａｎ−３ドープしたｐ型ＡＱ
ＧａＡｓ層（４□）が積層されている。この上にはＢｅ
を３　Ｘ　１０１ｇａｎ−３ドープしたｐ生型ＧａＡｓ
層（５□）と３０００人厚のＡｕゲート層（６□）とか
らなるゲート領域を積層した構造になっている。このＡ
Ｑのゲート電極（６□）からｐ生型ＧａＡｓ層（５□）
に電圧を印加できるようになっている。On a semi-insulating GaAs substrate ω, an undoped A (lGaAsGaA
For example, 30 am undoped Ga is used as the s-substrate semiconductor layer.
As layer (32), p-type AQ doped with 5 x 1016an-3 of 30 amateur Be as the third semiconductor layer, for example
GaAs layers (4□) are stacked. On this is Be
p-type GaAs doped with 3×101gan-3
It has a structure in which a gate region consisting of a layer (5□) and a 3000-layer thick Au gate layer (6□) are stacked. This A
From the Q gate electrode (6□) to the p-type GaAs layer (5□)
voltage can be applied to.

また、ＡｕＧｅのソース・ドレイン電極（８□）、（８
□）は、ｐ＋型ＧａＡｓ層（５□）を挟みかつ、アンド
ープＧａＡｓタクトホールからソース・ドレイン等の夫
々の電極に接続されている。In addition, AuGe source/drain electrodes (8□), (8
□) sandwich the p+ type GaAs layer (5□) and are connected to respective electrodes such as source and drain through undoped GaAs tact holes.

次に、このようなトランジスタの製造方法を第２図によ
って説明する。Next, a method for manufacturing such a transistor will be explained with reference to FIG.

半絶縁性のＧａＡｓ基板の上に、例えばＭＯＣＶＤ（Ｍ
ｅｔａｌ　Ｏｒｇａｎｉｃ　Ｃｈｅｍｉｃａｌ　Ｖａｐ
ｏｕｒ　Ｄｅｐｏｓｉｔｉｏｎ）により、１０００人厚
のアンドープＡＱＧａＡｓ層■、３０人アマアンドープ
ＧａＡｓ層（３１）、３０人アマ８ｅを５Ｘ１０”ａｎ
−３ドープしたｐ型ＡＱＧａＡｓ層（４１）及びＢｅを
３Ｘ１０１ｇａｍ−３ドープしたｐ÷型ＧａＡｓ層（５
１）を順次積層する。この積層に当っては、ＭＢＥ（Ｍ
ｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ）あるい
は、Ｍ　Ｅ　Ｅ　（Ｍｉｇｒａｔｉｏｎ　Ｅ　ｎｈａｎ
ｓｔ　Ｅ　ｐｉｔａｘｙ）等でも良く、ヘテロ界面での
格子整合が良好にとれるのに適した方法であれば構わな
い。このｐ生型ＧａＡｓ層（５□）上に、スパッタ法に
より３０００人厚のＡｕｌ（６１）を被着し、この全面
にレジストを塗布した後、ゲート領域となる部分のみを
残すようにパターニングしてマスク（７□）を設ける。For example, MOCVD (M
etal Organic Chemical Vap
1000 thick undoped AQGaAs layer (31), 30 thick undoped GaAs layer (31), 30 thick thick undoped GaAs layer (31), 30 thick thick undoped GaAs layer (31), 5×10”an
-3 doped p-type AQGaAs layer (41) and Be-doped p÷-type GaAs layer (5
1) are sequentially stacked. For this lamination, MBE (M
olecular beam epitaxy) or MEE (Migration E nhan)
St E pitaxy) or the like may be used, and any method suitable for achieving good lattice matching at the hetero interface may be used. On this p-type GaAs layer (5□), a 3,000-layer thick layer of Au (61) was deposited by sputtering, and after coating the entire surface with resist, it was patterned to leave only the part that would become the gate region. Attach a mask (7□).

Ａｆｆｉ（６１）の被着には、ＥＢ蒸着法等によっても
良い（第１図（ａ））。Affi (61) may be deposited by EB evaporation or the like (FIG. 1(a)).

次いで、マスク（７□）に沿ってＲＩ　Ｅ　（Ｒｅａｃ
ｔｉｒｅＩ　ｏｎ　Ｅ　ｔｃｈｉｎｇ）によりｐ型ＡＲ
ＧａＡｓ層（４□）まで垂直に削り、及びゲート領域（
５□）（６□）を形成する（第２図（ｂ））。Next, RIE (Reac
p-type AR by tire I on E tching)
Cut vertically down to the GaAs layer (4□) and remove the gate region (
5□) (6□) are formed (Fig. 2(b)).

さらに、マスク（７１）を除去した後、ソース・ドレイ
ン電極形成部を選択的に除去した５ｉｏ２のマスク（７
□）を設け、このマスク（７□）上から全面にＡｕＧｅ
合金（ハ）を被着する（第２図（Ｃ））。Furthermore, after removing the mask (71), a 5io2 mask (71) with the source/drain electrode forming portions selectively removed.
□), and AuGe is applied to the entire surface from above this mask (7□).
The alloy (c) is applied (FIG. 2(C)).

この後、マスク（７□）をエツチングによって除去し、
アンドープＧａＡｓ層（３１）上に被着したＡｕＧｅ合
金（へ）のみを残しておく。After this, the mask (7□) is removed by etching,
Only the AuGe alloy deposited on the undoped GaAs layer (31) is left.

しかる後、４００℃、３分の条件にてＡｕＧｅ合金をｐ
型ＡＱＧａＡｓ層（４１）、アンドープＧａＡｓ層（３
１）及びアンドープＡＱＧａＡｓ層■まで合金化させ、
オーミック性を有するソース・ドレイン電極（８□Ｌ　
（８２）を設ける（第２図（ｄ））。After that, the AuGe alloy was heated at 400°C for 3 minutes.
AQ type GaAs layer (41), undoped GaAs layer (3
1) and the undoped AQGaAs layer ■,
Source/drain electrodes with ohmic properties (8□L
(82) (Fig. 2(d)).

その後、保護膜（９）やＡａ配線（１０）などを設けて
先述した様なトランジスタを完成する。Thereafter, a protective film (9), Aa wiring (10), etc. are provided to complete the transistor as described above.

次にこのトランジスタの動作を説明する為にゲート電極
下（第２図（ｄ）のＢ−Ｂ’断面方向）の伝導帯２価電
子帯のバンドダイヤグラムを第３図に示す。上方向が電
子に対するポテンシャルが正の方向である。第３図（ａ
）は、ゲートに電圧を印加しない状態を示す。ゲート電
極（６□）はフェルミレベルと一致している。　この図
から、　アンドープＡＱａａＡｓ）ｌ（２１及びｐ型Ａ
ＱＧａＡｓ層（４□）に比ベアンドープＧａＡｓＪｉｌ
（３２）は禁止帯幅が狭くかつ十分薄い為に量子井戸が
形成されている。この状態からゲート電、極（６□）に
正の電圧を印加した状態を第３図（ｂ）に示す。印加さ
れた電圧によって、量子井戸の形成されるアンドープ（
ｉａＡｓ層（３□）の価電子帯よりｐ＋型ＧａＡｓ層（
５□）の価電子帯を低めに保ち、共鳴トンネリング（Ｒ
ｅｓｏｎａｎｔ　　ｔｕｎｎｅｌｉｎｇ）効果によって
ホールがアンドープＧａＡｓ層（３□）に注入されるよ
うにする。量子井戸内ではエネルギーレベルは離散的に
なる。破線で示した部分を拡大して第３図（ｃ）に示し
この共鳴トンネリング効果とチャネル形成との関係につ
いて説明を加える。Ｐ十型ＧａＡｓ層（５２）の価電子
帯の頂上部（３０）とアンドープＧａＡｓ層（３，）の
量子化されたホールのエネルギーレベルの１つであるＥ
工（３１）とのポテンシャルが一致した時にｐ＋型Ｇａ
Ａｓ層（５□）の多数キャリアである共鳴トンネリング
効果が起き、ホール（３２）がｐ型ＧａＡｓ層をトンネ
リングしてアンドープＧａＡｓ層（３□）に注入される
。Next, in order to explain the operation of this transistor, FIG. 3 shows a band diagram of the conduction band and second valence band below the gate electrode (in the BB' cross-sectional direction in FIG. 2(d)). The upward direction is the direction in which the potential for electrons is positive. Figure 3 (a
) indicates a state in which no voltage is applied to the gate. The gate electrode (6□) matches the Fermi level. From this figure, undoped AQaaAs)l(21 and p-type A
Compared to the QGaAs layer (4□), bare-doped GaAsJil
(32) has a narrow forbidden band width and is sufficiently thin, so a quantum well is formed. A state in which a positive voltage is applied to the gate electrode (6□) from this state is shown in FIG. 3(b). The applied voltage causes the formation of undoped quantum wells (
The p+ type GaAs layer (
5□) to keep the valence band low, and resonant tunneling (R
Holes are injected into the undoped GaAs layer (3□) by the esonant tunneling effect. Energy levels become discrete within a quantum well. The portion indicated by the broken line is shown in FIG. 3(c) on an enlarged scale, and the relationship between this resonance tunneling effect and channel formation will be explained. E, which is one of the energy levels of the quantized holes at the top of the valence band (30) of the P-type GaAs layer (52) and the undoped GaAs layer (3,).
When the potential matches that of (31), p+ type Ga
A resonant tunneling effect occurs, which is majority carriers in the As layer (5□), and holes (32) tunnel through the p-type GaAs layer and are injected into the undoped GaAs layer (3□).

この注入されたホール（３２）を電気的に中和すべく電
子（３３）がアンドープＧａＡｓ層（３□）に誘起され
、ポテンシャルの井戸に蓄積される。この様に、従来の
電界によるホールの注入と比べこれよりも高速である共
鳴トンネリング効果を利用してチャネルの形成を行うの
で、本実施例のトランジスタは高速性に適している。キ
ャリアは主にモビリティの大きい電子（３３）であるが
ホール（３２）も寄与させることができる。In order to electrically neutralize the injected holes (32), electrons (33) are induced in the undoped GaAs layer (3□) and accumulated in the potential well. In this way, since the channel is formed using the resonant tunneling effect, which is faster than the conventional hole injection using an electric field, the transistor of this embodiment is suitable for high speed performance. The carriers are mainly electrons (33) with high mobility, but holes (32) can also contribute.

このトランジスタの相互コンダクタンスを試算したとこ
ろ、４０００ｍ５／ｍｍであり、通常の電界効果型トラ
ンジスタと比べ高い値を示した。また、トレイン電圧一
定の下でのゲート電圧に対するドレイン電流は、第４図
に示す如く、ＶＣｌ２　ｔ　ＶＧ２等のピーク値を生ず
る。これは、ドレイン電圧を印加した状態で、ゲート電
圧を上げてゆくと、第３図に示した様にポテンシャルの
高い所（３ｏ）に集まったホールのポテンシャルとエネ
ルギーレベルＥ□（３１）が一致する方向に近づきドレ
イン電流が増大し、一致した点がこのｖｏ□となる。　
さらにゲート電圧が高くなると、こんどはポテンシャル
の高い所（３０）よりもエネルギーレベルＥ１（３１）
は高くなり、注入されるホールも少なくなって、このド
レイン電流の減少を引き起こすと考えられる。これと同
様な事が、ＶＯ２についても言える。つまり、エネルギ
ーレベルＥ□（３１）とは異なるエネルギーレベルＥ２
（３５）と先述したポテンシャルの高い所（３ｏ）とが
一致した時のゲート印加電圧がＶＧ２である。When the mutual conductance of this transistor was calculated, it was found to be 4000 m5/mm, which is higher than that of a normal field effect transistor. Further, the drain current with respect to the gate voltage under a constant train voltage has a peak value such as VCl2 t VG2, as shown in FIG. This means that when the gate voltage is increased while the drain voltage is applied, the potential of the holes gathered at the high potential point (3o) matches the energy level E□ (31), as shown in Figure 3. The drain current increases as the voltage approaches the direction of vo□, and the point at which they match becomes vo□.
When the gate voltage increases further, the energy level E1 (31) is higher than the high potential area (30).
It is thought that the drain current becomes higher and fewer holes are injected, causing the drain current to decrease. The same thing can be said about VO2. In other words, the energy level E2 is different from the energy level E□(31).
The gate applied voltage when (35) coincides with the high potential point (3o) mentioned above is VG2.

この特性を利用すべく、本実施例のトランジスタを用い
てインバーター回路を組んだ場合の等価回路図を第５図
に示す。略記号で表されたトランジスタ（５１）は、ド
レインから抵抗（５０）を介して電源（Ｖｏｏ）を印加
されている。　また、ソースは接地に落され、ゲート及
びドレインには夫々入力電圧（ＶＩＮ）及び出力電圧（
ＶＯＵＴ）がかがるようになっている。第４図に示す様
にＶＧをＶ、→ＶＧ工→ｖ２→Ｖｏ□→Ｖ□と１周期分
増減させると、ＩＤは■。→工□→Ｉｏ→■１→Ｉ、と
２周期にわたって変化する。従ってこの第５図（ａ）に
示したインバーター回路をＶＩＮ”Ｖ（］とすることで
抵抗（５０）に、このＩＤが流れる。この場合のＶＩＮ
とＶＯＵＴの関係を示した波形図が第５図（ｂ）であり
、実線及び破線は夫々■工Ｎ及びＶＯＵＴを表す。In order to take advantage of this characteristic, FIG. 5 shows an equivalent circuit diagram when an inverter circuit is constructed using the transistors of this embodiment. A transistor (51) represented by an abbreviation is supplied with power (Voo) from its drain via a resistor (50). In addition, the source is grounded, and the gate and drain are connected to the input voltage (VIN) and output voltage (VIN), respectively.
VOUT) is increased. As shown in Fig. 4, when VG is increased or decreased by one cycle as V, → VG engineering → v2 → Vo□ → V□, ID becomes ■. It changes over two cycles: →Work□→Io→■1→I. Therefore, by setting the inverter circuit shown in FIG. 5(a) to VIN''V(], this ID flows through the resistor (50).
A waveform diagram showing the relationship between and VOUT is shown in FIG. 5(b), where the solid line and the broken line represent N and VOUT, respectively.

この図から解る様に、ｖＩＮがＶ□→ｖ２→Ｖ□と１周
期変動するに伴い、ｖｏｕＴは、ｖＨ−＋ｖＬ→■Ｈ→
■Ｌ→ｖＨと２周期分変動する。即ち、入力信号を２倍
の周波数に高めて出力できる。As can be seen from this figure, as vIN fluctuates by one cycle from V□→v2→V□, vouT changes from vH−+vL→■H→
■It fluctuates by two cycles from L to vH. That is, the input signal can be increased to twice the frequency and output.

本実施例で述べた第１の半導体層は、この層上に欠陥の
少ない半導体層を積層できるバッファー層として働くに
十分な厚み例えば５００人厚以上有れば構わない。また
、第２の半導体層は、量子井戸をつくる面で、５０Å以
下の膜厚であれば良く、好ましくは３０Å以下にしてお
き、濃度については、キャリアの易動度を上げる為に不
純物濃度ｌＸ１０１５０−３以下好ましくはＩ　Ｘ　１
０”ａｍ−３以下の実質的に真性半導体であるのが良い
。ゲート領域は、高濃度例えばｌＸｌ０”■−３以上に
ドープされたｐ生型層である事が、ＡＩｔやＡｎ等のゲ
ート電極とオーミック性を取る上で良い。The first semiconductor layer described in this embodiment may have a thickness sufficient to function as a buffer layer on which a semiconductor layer with few defects can be stacked, for example, 500 layers or more. In addition, the second semiconductor layer may have a thickness of 50 Å or less, preferably 30 Å or less, in terms of forming quantum wells, and has an impurity concentration of 1×10150 to increase carrier mobility. −3 or less, preferably I X 1
It is preferable that the gate region is a substantially intrinsic semiconductor of 0"am-3 or less.The gate region should be a p-type layer doped with a high concentration, for example, 1Xl0"-3 or more. Good for obtaining ohmic properties with electrodes.

ここでは、ＧａＡｓよりも禁止帯幅の広いＡｊｌＧａＡ
ｓを採用し、第１の半導体層と第３の半導体層にＡＱＧ
ａｉｓを、また第２の半導体層にＧａＡｓを夫々用いた
が、要は第２の半導体層に量子井戸ができかっ、第３の
半導体層を通してゲート領域から電荷が注入されれば良
い。このような考えから、ＧａＡｓよりも電子易動度が
高い半導体例えばＩｎＧａＡｓを第２の半導体層に、ま
た、これよりも禁止帯幅の広いＩｎＧａＡｓを第１の半
導体層及び第３の半導体層に夫々採用すれば、より高速
性に適した半導体装置を得ることができる。また、Ｇａ
Ａｓ及びｕｌＧａＡｓの代りに夫々ＩｎＳｂ及びＣｄＴ
ｅを採用しても良い。その他、本願発明はその主旨であ
る共鳴トンネリング効果によってチャネルを形成する全
ての半導体装置に適用することができる。Here, we use AjlGaA, which has a wider forbidden band than GaAs.
AQG is used for the first semiconductor layer and the third semiconductor layer.
AIS and GaAs are used for the second semiconductor layer, but the point is that a quantum well cannot be formed in the second semiconductor layer, and that charges can be injected from the gate region through the third semiconductor layer. Based on this idea, a semiconductor such as InGaAs, which has higher electron mobility than GaAs, is used for the second semiconductor layer, and InGaAs, which has a wider forbidden band width, is used for the first and third semiconductor layers. By employing each of them, a semiconductor device more suitable for high speed performance can be obtained. Also, Ga
InSb and CdT instead of As and ulGaAs, respectively
You may adopt e. In addition, the present invention can be applied to all semiconductor devices in which a channel is formed by the resonant tunneling effect, which is the gist thereof.

尚、上記実施例では共鳴トンネルによりホールを注入し
たが、第３の半導体層（４゜）及びゲート領域の半導体
（５□）をｎ生型とし、このゲート領域の半導体（５□
）をゲート電極（６□）によってバイアスコントロール
すれば、第２の半導体（３□）の伝導帯に形成された量
子井戸にゲート領域の半導体（５□）から電子をこの量
子井戸に注入してチャネルを形成する事も可能である。In the above embodiment, holes were injected by resonant tunneling, but the third semiconductor layer (4°) and the semiconductor in the gate region (5□) were of n-type, and the semiconductor in the gate region (5□)
) by the gate electrode (6□), electrons from the semiconductor (5□) in the gate region are injected into the quantum well formed in the conduction band of the second semiconductor (3□). It is also possible to form channels.

〔発明の効果〕〔Effect of the invention〕

本発明の構成により、共鳴トンネリング効果によってチ
ャネル形成がなされる全く新規な動作原理に基づいて動
作する半導体装置を提供できる。With the configuration of the present invention, it is possible to provide a semiconductor device that operates based on a completely new operating principle in which channel formation is performed by the resonant tunneling effect.

また、チャネル形成までの時間を短縮でき、高速性に適
した半導体装置を提供できる。Further, the time required to form a channel can be shortened, and a semiconductor device suitable for high speed operation can be provided.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の一実施例であるトランジスタを示す図
、第２図は第１図に示したトランジスタの製造方法を示
す断面図、第３図は第１図に示したトランジスタのエネ
ルギーバンドダイヤグラムを示す図、第４図は第１図に
示したトランジスタの特性を示す図、第５図は第１図に
示したトランジスタを用いた装置を示す図、第６図は従
来例を示す図である。 １・・・半絶縁性のＧａＡｓ基板 ２・・・アンドープｕｌＧａＡｓ層 ３□・・・アンドープＧａＡｓ層　　４□・・・ｐ型ｌ
ＧａＡｓ層５□・・・ｐ十型ＧａＡｓ層　　　　６□・
・・ＡＱのゲート電極１０・・・ＡＮの配線 ＝１５−FIG. 1 is a diagram showing a transistor that is an embodiment of the present invention, FIG. 2 is a cross-sectional view showing a method for manufacturing the transistor shown in FIG. 1, and FIG. 3 is an energy band of the transistor shown in FIG. 1. 4 is a diagram showing the characteristics of the transistor shown in FIG. 1, FIG. 5 is a diagram showing a device using the transistor shown in FIG. 1, and FIG. 6 is a diagram showing a conventional example. It is. 1...Semi-insulating GaAs substrate 2...Undoped ulGaAs layer 3□...Undoped GaAs layer 4□...p-type l
GaAs layer 5□... p-type GaAs layer 6□
... AQ gate electrode 10 ... AN wiring = 15-

Claims (4)

【特許請求の範囲】[Claims] （１）第１の半導体層と、該第１の半導体層上に積層さ
れた第２の半導体層と、該第２の半導体層上に積層され
、前記第１の半導体層と共に前記第２の半導体層を挟む
ことで前記第２の半導体層に量子井戸を形成する第３の
半導体層と、該第３の半導体層上に設けられ、印加され
る電圧に従って共鳴トンネリング効果により前記第３の
半導体層を介して前記第２の半導体層の量子井戸に電荷
を供給してチャネルを形成するゲート領域と、該ゲート
領域の両側にあって前記第２の半導体層に夫々接するソ
ース領域及びドレイン領域とを具備することを特徴とす
る半導体装置。(1) a first semiconductor layer, a second semiconductor layer laminated on the first semiconductor layer, and a second semiconductor layer laminated on the second semiconductor layer together with the first semiconductor layer; a third semiconductor layer that forms a quantum well in the second semiconductor layer by sandwiching the semiconductor layer; a gate region that supplies charge to the quantum well of the second semiconductor layer through the layer to form a channel; a source region and a drain region that are on both sides of the gate region and are in contact with the second semiconductor layer, respectively; A semiconductor device comprising: （２）第２の半導体層に共鳴トンネリング効果によって
正孔を注入し、該層に電子を誘起させることを特徴とす
る請求項１記載の半導体装置。(2) The semiconductor device according to claim 1, wherein holes are injected into the second semiconductor layer by a resonance tunneling effect to induce electrons in the second semiconductor layer. （３）第２の半導体層と第３の半導体層がヘテロ接合し
ている事を特徴とする請求項１記載の半導体装置。(3) The semiconductor device according to claim 1, wherein the second semiconductor layer and the third semiconductor layer are in a heterojunction. （４）ゲート領域は半導体層上に金属電極を積層してな
るものであることを特徴とする請求項１記載の半導体装
置。(4) The semiconductor device according to claim 1, wherein the gate region is formed by laminating a metal electrode on a semiconductor layer.