JPH01176120A - Decoder circuit - Google Patents

Abstract

PURPOSE:To obtain a decoder circuit with simple constitution as a whole by setting one of moduli as a value represented by the power of 2 and applying scale-down processing at first. CONSTITUTION:One of moduli m0, m1, m2, m3 of residual data D0, D1, D2, D3 constituting an RNS data DR0 is selected to a value 2L represented by the power of 2 in a decoder circuit using the MRC method and demodulating the RNS data into a binary data DB0. Then the residual data D0, D1, D2 are subject to scale-down processing with respect to the modulus m3 of the value 2L represented by the power of 2 and also subject to scale-down processing with respect to the remaining moduli m0, m1, m2. The modulus m3 to be subject to scale-down processing at first is selected to a value 2L represented by the power of 2 in this way. Then the addition processing of the residual data obtained from the result of scale-down processing with respect to the remaining moduli m0, m1, m2 is simplified and the entire constitution of the decoder circuit is simplified.

Description

【発明の詳細な説明】 以下の順序で本発明を説明する。[Detailed description of the invention] The present invention will be explained in the following order.

Ａ産業上の利用分野 Ｂ発明の概要 Ｃ従来の技術（第６図及び第７図） Ｄ発明が解決しようとする問題点（第６図及び第７図） Ｅ問題点を解決するための手段（第１図）Ｆ作用（第１
図） Ｇ実施例（第１図〜第５図） （Ｇ１）実施例の原理（第１図） （Ｇ２）実施例の構成（第２図〜第５図）（Ｇ３）実施
例の動作（第２図〜第５図）（Ｇ４）実施例の効果 （Ｇ５）他の実施例 Ｈ発明の効果 Ａ産業上の利用分野 本発明はデコーダ回路に関し、例えばディジタルフィル
タ回路等のディジタル信号処理回路に適用して好適なも
のである。A: Industrial field of application B: Outline of the invention C: Prior art (Figs. 6 and 7) D: Problems to be solved by the invention (Figs. 6 and 7) E: Means for solving the problems (Fig. 1) F action (1st
Figure) G Example (Figures 1 to 5) (G1) Principle of the Example (Figure 1) (G2) Structure of the Example (Figures 2 to 5) (G3) Operation of the Example ( (Figs. 2 to 5) (G4) Effects of the embodiment (G5) Other embodiments H Effects of the invention A Industrial application field The present invention relates to a decoder circuit, for example, a digital signal processing circuit such as a digital filter circuit. It is suitable for application.

Ｂ発明の概要 ′本発明は、ＭＲＣの手法を用いてＲＮＳデータをバイ
ナリデータに復調するデコーダ回路において、法の１つ
を２のべき乗で表される値に設定すると共に最初に当該
法に関してスケールダウン処理することにより、全体と
して簡易な構成のデコーダ回路を得ることができる。B. Summary of the Invention' The present invention provides a decoder circuit that demodulates RNS data into binary data using an MRC technique, in which one of the moduli is set to a value expressed as a power of 2, and the modulus is first scaled with respect to the modulus. By performing the down processing, a decoder circuit having a simple configuration as a whole can be obtained.

Ｃ従来の技術 従来、ディジタル信号処理回路においては、−剰余演算
法を利用して演算処理するシステム（ｒｅｓｉｄｕｅ　
ｎｕｍｂｅｒ　ｓｙｓｔｅｍ　（ＲＮ　Ｓ　）　）が提
案されている（　ｒ　Ｉ　ＲＥ　ｔｒａｎｓａｃｔｉｏ
ｎｓ　ｏｎ　ｅｌｅｃｔｒｏｎｉｃ　ｃｏｍｐｕｔｅｒ
ｓ　Ｊ　Ｖｏｌ、　ＥＬ−８，Ｎｏ、６．　Ｊｕｎｅ　
１９５９　＋ｐｐ。C. Conventional technology Conventionally, in digital signal processing circuits, systems that perform arithmetic processing using the -residue arithmetic method (residue
number system (RNS)) has been proposed (r I RE transaction
ns on electronic computer
s J Vol, EL-8, No, 6. June
1959 +pp.

１４０−１４７　　ｒ　Ｉ　ＥＥＥ　ｃｏｍｐｕｔｅｒ
　Ｊ　Ｖｏｌ、１７　、　Ｎｏ。140-147 r I EEE computer
J Vol, 17, No.

５　、　Ｍａｙ　１９８４．　ｐｐ、５Ｏ−６１）。5, May 1984. pp, 5O-61).

この手法を用いてディジタル信号処理システムとして例
えばディジタルフィルタ回路を構成すれば、演算処理の
際の桁上げ処理が不要になることから、高精度かつ高速
度でディジタル信号を演算処理することができる。（「
電早通儒学会論文誌Ｊ　　８４／４　Ｖｏｌ、　Ｊ６７
−１）　Ｎｏ、４　ｐｐ、　５３６−５４３）　。If, for example, a digital filter circuit is constructed as a digital signal processing system using this method, carry processing during arithmetic processing becomes unnecessary, so that digital signals can be arithmetic-processed with high accuracy and high speed. (“
Denhayatsu Confucian Society Journal J 84/4 Vol, J67
-1) No, 4 pp, 536-543).

すなわち第６図に示すように、エンコーダ回路１は、バ
イナリコードの入力データ（以下バイナリデータと呼ぶ
）で構成されたディジタル映像信号ＤＩｌｌを受け、こ
れを互いに素な関係の例えば４つの正の整数ｆｎｏ　、
ｒｆｌｔ　％　ｒｎｚ　、ｍｓで剰余演算してそれぞれ
整数ｍ６、ｍｌ、ｍｔ、ｍ、に対応する剰余データをデ
ィジタルフィルタ回路２に出力する。That is, as shown in FIG. 6, the encoder circuit 1 receives a digital video signal DIll composed of binary code input data (hereinafter referred to as binary data), and converts it into four positive integers having a mutually prime relationship. fno,
A remainder calculation is performed using rflt % rnz and ms, and remainder data corresponding to integers m6, ml, mt, and m, respectively, are output to the digital filter circuit 2.

その結果、ディジタルフィルタ回路２には、法ｍｏ　、
ｍｌ、ｍｚ　、ｍｚによって表される剰余データで構成
されるデータＤｍ＋　（以下ＲＮＳデータと呼ぶ）が得
られ、これをそれぞれ演算処理することにより、バイナ
リデータを直接演算処理する場合に比して格段的に高速
度で、所望の演算処理を実行することができる。As a result, the digital filter circuit 2 has moduli mo,
Data Dm+ (hereinafter referred to as RNS data) consisting of residual data represented by ml, mz, and mz is obtained, and by processing each of these data, the processing efficiency is significantly greater than when binary data is directly processed. Desired arithmetic processing can be executed at high speed.

デコーダ回路３は、第７図に示すように、例えばＭ　Ｒ
Ｃ（ｍｉｘｅｄ　ｒａｄｉｘ　ｃｏｎｖｅｒｓｉｏｎ）
の手法、剰余定理とそのコンピュータ技術への応用（ｒ
ｒｅｓｉｄｕｅ　ａｒｉｔｂｍｅｔｉｃ　ａｎｄ　ｉｔ
ｓ　ａｐｐｌｉｃａｔｉｏｎ　ｔｏ　ｃｏｍｐｕｔｅｒ
ｔｅｃｈｎｏｌｏｇｙＪ　　１９６７　）に基づいて、
ディジタルフィルタ回路２から出力されるＲＮＳデータ
Ｄ８゜をバイナリデータに復調してディジタル信号Ｄ３
゜として出力する。As shown in FIG. 7, the decoder circuit 3 includes, for example, M R
C (mixed radix conversion)
method, the remainder theorem and its application to computer technology (r
residue aritbmetic and it
s application to computer
technology J 1967),
The RNS data D8° output from the digital filter circuit 2 is demodulated into binary data to generate a digital signal D3.
Output as ゜.

すなわち法ｍ（１、ｍ１％　ｍｚ及びｍ、に関する剰余
データＤ、　、Ｄ、　、Ｄｔ及びＤ３で構成されたＲＮ
ＳデータＤ８゜のうち、法ｍｏ、ｍ、及びｍ２に関する
剰余データＤ０、ＤＩ及びＤ２をラッチ回路１０．１１
及び１２を介してＲＯＭ　（ｒｅａｄ　ｏｎｌｙ　ｍｅ
＋ｗｏｒｙ）テーブル回路１３．１４及び１５にそれぞ
れ与える。That is, the modulus m(1, m1% mz and m, RN composed of the remainder data D, , D, , Dt and D3
Of the S data D8°, residual data D0, DI, and D2 regarding moduli mo, m, and m2 are stored in the latch circuit 10.11.
and ROM (read only me
+wory) are given to table circuits 13, 14 and 15, respectively.

さらにＲＯＭテーブル回路１３．１４及び１５は、法ｍ
３に関する剰余データＤ３をラッチ回路１６を介して受
け、剰余データＤｏ　、ＤＩ　、Ｄｚ及びり、の値に対
応する所定の剰余データＤ、。、ＤＩｔ及びＤＩｔを出
力する。Furthermore, the ROM table circuits 13, 14 and 15 are
3 through the latch circuit 16, and predetermined residual data D corresponding to the values of the residual data Do, DI, Dz, and . , DIt and DIt are output.

すなわち法ｍ１に関するＸの剰余を記号ＭＯＤを用いて
次式、 ｒ　、＝　ｘＭＯＤｍｌ　　　　　　　　　　−−（１
）で表して、次式、 １＝（Ｘｉ−Ｘ）門ＯＤｍ、　　　　　　　　　・・−
（２）０≦Ｘｉ＜ｍ、　　　　　　　　　　・・・・・
・（３）で表される（Ｉ！！Ｘ　＝を法ｍ！に関するＸ
の乗法送元と定義する。In other words, the remainder of X with respect to modulus m1 can be expressed as
), the following formula, 1=(Xi-X) gate ODm, ・・−
(2) 0≦Xi<m, ...
・X with respect to (I!!X = modulo m!) expressed in (3)
is defined as the multiplicative source of .

ＲＯＭテーブル回路１３は、剰余データＤ０及びＤ３の
値をｒ、及びｒ、とおき、法ｍ０に関する値ｍ、（すな
わち剰余データＤ、の法でなる）の乗法送元ＸＯＩを用
いて、次式、 ｒ　ｌ＠＝　（（ｒ　ｏ　−ｒ　ｓ）・Ｘ　１１３）　
ＭＯＤｍ。The ROM table circuit 13 sets the values of the remainder data D0 and D3 as r and r, and uses the multiplicative source XOI of the value m regarding the modulus m0 (that is, the modulus of the remainder data D) to form the following equation. , r l@= ((ro − r s)・X 113)
M.O.D.m.

・・・・・・（４） で表される値ｒｌＯの剰余データＤ１０を出力する。・・・・・・(4) The remainder data D10 of the value rlO expressed by is output.

因に、この明細書においては、所定の法に関する乗法送
元を用いて（４）式で表されるような剰余データを得る
処理を、それぞれスケールダウン処理と呼び、乗法送元
が法ｍｉに関する法ｍ、の乗法送元Ｘ！Ｊでなるときこ
れを法ｍ、に関するスケールダウン処理と呼ぶ。Incidentally, in this specification, the process of obtaining the remainder data as expressed by equation (4) using a multiplicative source related to a predetermined modulus is called scale-down processing, and when the multiplicative source is related to the modulus mi, Multiplicative source X of modulo m! When J, this is called scale-down processing for the modulus m.

これに対してＲＯＭテーブル回路１４は、剰余データＤ
、の値をｒｌとおき、法ｍ、に関する値ｍ３の乗法逆光
ＸＩ３を用いて、次式、ｒ、、＝　（（ｒｔ　　’ｒｓ
ＬＸ＋ｓ）ＭＯＤｍ＋・・・・・・（５） で表される値ｒ、の剰余データＤ１１を出力する。On the other hand, the ROM table circuit 14 stores the surplus data D.
Let the value of , be rl, and use the multiplicative backlighting XI3 of the value m3 with respect to the modulus m, and use the following formula, r, , = ((rt 'rs
LX+s)MODm+...(5) Outputs the remainder data D11 of the value r expressed as follows.

さらにＲＯＭテーブル回路１５は、剰余データＤ２の値
をｒ２とおき、法ｍ、に関する値ｍ、の乗法逆光ＸＺ３
を用いて、次式、 ｒ　＋ｔ＝　（（ｒ　ｚ−ｒ　ｓＬ　Ｘｚｓ）　ＭＯＤ
ｍｚ・・・・・・（６） で表される値ｒＩ！の剰余データＤｌｔを出力する。Further, the ROM table circuit 15 sets the value of the remainder data D2 as r2, and calculates the multiplicative backlight XZ3 of the value m with respect to the modulus m.
Using the following formula, r + t= ((r z-r sL Xzs) MOD
mz...(6) Value rI! The remainder data Dlt is output.

かくしてＲＯＭテーブル回路１３．１４及び１５は、そ
れぞれ法ｍ３に関してＲＮＳデータＤＩＯをスケールダ
ウン処理して剰余データＤ８゜、Ｄｌｌ及びＩ）ｒｚを
出力するスケールダウン処理手段を構成する。Thus, the ROM table circuits 13, 14 and 15 constitute scale-down processing means for scaling down the RNS data DIO with respect to the modulus m3 and outputting the residual data D8°, Dll and I)rz.

ＲＯＭテーブル回路１７は、ラッチ回路１６及び１８を
介して法ｍ３の剰余データＤ３を受けると共にラッチ回
路１９を介してＲＯＭテーブル回路１５から出力される
剰余データＤ１つを受け、次式、 Ｓａ＋＝　ｒ　ｒｚ”ｍｓ＋　ｒ　ｓ　　　　　　””
・・（７）で表される値ＳＡＩの加算データＤＡＩをラ
ッチ回路２０及び２１を介して加算回路２２に出力する
。The ROM table circuit 17 receives the remainder data D3 of the modulus m3 via the latch circuits 16 and 18, and receives one piece of remainder data D output from the ROM table circuit 15 via the latch circuit 19. rz”ms+rs””
...The addition data DAI of the value SAI expressed by (7) is output to the addition circuit 22 via the latch circuits 20 and 21.

か（してＲＯＭテーブル回路１７は、剰余データＤｌｔ
を法ｍ、で乗算処理する乗算手段を構成すると共に、そ
の結果帯られる乗算データ（ｒｔ□・ｍ３）と、剰余デ
ータＤ、とを加算する加算手段を構成する。(Then, the ROM table circuit 17 stores the surplus data Dlt
It constitutes a multiplication means that multiplies by the modulus m, and also constitutes an addition means that adds the resultant multiplication data (rt□·m3) and the remainder data D.

これに対してＲＯＭテーブル回路２３は、ラッチ回路２
４及び１９を介して剰余データＤ１゜及びＤ１□を受け
、法ｍ、に関する値ｍ、（すなわち剰余データＤ２の法
でなる）の乗法逆光Ｘ。２を用いて、次式、 ｒｚｏ＝　（（ｒｈｏ　　ｆ’＋ｚ）・Ｘｏｚ）　ＭＯ
Ｄｍ。On the other hand, the ROM table circuit 23
4 and 19 through the remainder data D1° and D1□, and the multiplicative backlight X of the value m, (that is, modulo of the remainder data D2) with respect to the modulus m. 2, the following formula, rzo= ((rho f'+z)・Xoz) MO
Dm.

・・・・・・　（８） で表される値ｒ２゜の剰余データＤ！。を出力する。・・・・・・(8) Remainder data D! of the value r2° expressed by . Output.

これに対してＲＯＭテーブル回路２５は、ラッチ回路２
６及び１９を介して剰余データＤ、及びＤｌｌを受け、
法ｍ、に関する値ｍ８の乗法逆光Ｘ１ｔを用いて、次式
、 ｒｚ＋＝　（（ｒｈｏ　　ｒ＋ｚＬＸ＋ｚ）ＭＯＤｍ。On the other hand, the ROM table circuit 25
Receives surplus data D and Dll via 6 and 19,
Using the multiplicative backlight X1t of the value m8 with respect to the modulus m, the following formula: rz+= ((rho r+zLX+z)MODm.

・・・・・・（９） で表される値ｒｚ＋の剰余データＤｚｌを出力する。・・・・・・(9) The remainder data Dzl of the value rz+ expressed by is output.

かくしてＲＯＭテーブル回路２３及び２５は、それぞれ
法ｍ！に関してスケールダウン処理して剰余データＤ２
゜及びＤ□を出力するスケールダウン処理手段を構成す
る。Thus, the ROM table circuits 23 and 25 each have a modulus m! The remaining data D2 is scaled down with respect to
A scale-down processing means is configured to output ° and D□.

ＲＯＭテーブル回路３０は、ＲＯＭテーブル回路２３及
び２５から出力される剰余データＩ）ｔｏ及びＤｚｌを
ラッチ回路３１及び３２を介して受け、次式、 Ｓ　Ａｔ＝　ｒ　２６−ｍ、−ｒｎ、−ｍ３　＋　ｒ　
ｚｌ−ｍｚ−ｍ３・・・・・・　（１０） で表される値Ｓ。の加算データＤＡ□をラッチ回路２７
を介して加算回路２２に出力する。The ROM table circuit 30 receives the residual data I)to and Dzl output from the ROM table circuits 23 and 25 via the latch circuits 31 and 32, and calculates the following equation, S At = r 26-m, -rn, -m3 + r
zl-mz-m3... (10) Value S expressed as: The latch circuit 27 adds the added data DA□.
The signal is output to the adder circuit 22 via the adder circuit 22.

その結果加算回路２２を介して（７）式及び（１０）式
から、次式、 ５ａ＝Ｓａ＋＋ＳＡｚ ”　ｒ　ｇｏ・ｒｎ、−ｎ’ｔ、・ｒｎ３＋　ｒ　ｚ１
拳Ｔｎｚ・ｒｎ３＋　ｒ　＋ｚ６ｍｓ　＋　ｒ　ｓ　　
　　　　−−（１１）の関係式で表される値ＳＡのバイ
ナリコードで表された出力データを得ることができ、法
ｍ０〜ｍ３の剰余データＤ０〜Ｄ、で構成されたＲＮＳ
データＤＩ＠をバイナリデータＤ１．に変換することが
できる。As a result, from equations (7) and (10) via the addition circuit 22, the following equation is obtained:
Fist Tnz・rn3+ r +z6ms + r s
--The output data expressed by the binary code of the value SA expressed by the relational expression (11) can be obtained, and the RNS composed of the remainder data D0 to D of moduli m0 to m3 can be obtained.
Data DI@ is converted into binary data D1. can be converted to .

従って当該ＭＲＣの手法においては、所定の法に関する
スケールダウン処理を順次並列的に操り返すことにより
、段階的にスケールダウン処理に要する剰余データの数
を低減してＲＮＳデータの法に対応する複数の剰余デー
タを得、当該剰余デ−夕を所定の法を用いて乗算処理し
た後、加算データを得ことにより、ＲＮＳデータをバイ
ナリデータに変換するようになされた手法でなる。Therefore, in the MRC method, the number of surplus data required for the scale-down process is reduced step by step by repeating the scale-down process related to a predetermined modulus in parallel, and the number of residual data corresponding to the RNS data modulus is This method converts RNS data into binary data by obtaining residual data, multiplying the residual data using a predetermined method, and then obtaining addition data.

Ｄ発明が解決しようとする問題点 ところが、この種のデコーダ回路においては、順次段階
的にスケールダウン処理するようになされているため、
全体の構成が大規模になることを避は得す、このためデ
コーダ回路全体の構成が煩雑になることを避は得ない問
題があった。D Problems to be Solved by the Invention However, in this type of decoder circuit, scale down processing is performed in a stepwise manner.
It is inevitable that the overall configuration becomes large-scale, and therefore, there is a problem in that the overall configuration of the decoder circuit inevitably becomes complicated.

本発明は以上の点を考慮してなされたもので、全体とし
て簡易な構成のデコーダ回路を提案しようとするもので
ある。The present invention has been made in consideration of the above points, and aims to propose a decoder circuit having an overall simple configuration.

Ｅ問題点を解決するための手段 かかる問題点を解決するため本発明においては、ＭＲＣ
の手法を用いてＲＮＳデータＤｉｌ（＋をバイナリデー
タＤ！１０に復調するようになされたデコーダ回路３５
において、ＲＮＳデータＤＲ０を構成する各剰余データ
Ｄ０、ＤＩ、Ｄよ、Ｄ、の法ｍ０、ｍ、　、ｍ、　、ｍ
ｚの１つを２のべき乗で表される値２Ｌに選定し、剰余
データＤ０、ＤＩ、Ｄ２を２のべき乗で表される値２Ｌ
の法ｍ、に関してスケールダウン処理した後、残りの各
法ｍ６、ｍ、、ｍ＝に関して順次スケールダウン処理す
るようにする。EMeans for solving the problem In order to solve the problem, in the present invention, MRC
The decoder circuit 35 is configured to demodulate the RNS data Dil(+ into binary data D!10 using the method of
, the moduli m0, m, , m, , m of each residual data D0, DI, D, D, constituting the RNS data DR0
One of z is selected as a value 2L expressed as a power of 2, and the remainder data D0, DI, and D2 are selected as a value 2L expressed as a power of 2.
After scaling down the modulus m, the remaining moduli m6, m, , m= are sequentially scaled down.

Ｆ作用 最初にスケールダウン処理する法ｍ３を２のべき乗で表
される値２Ｌに選定することにより、残りの法ｍｌ　、
ｆｆｌ　＠　−、ｒｎ　３でスケールダウン処理した結
果得られる剰余データの加算処理を簡略化し得、かくし
てデコーダ回路全体の構成を簡略化することができる。F action By first selecting the modulus m3 to be scaled down to a value 2L expressed as a power of 2, the remaining modulus ml,
It is possible to simplify the addition process of the residual data obtained as a result of the scale down process with ffl@-, rn3, and thus the configuration of the entire decoder circuit can be simplified.

Ｇ実施例 以下図面について、本発明の一実施例を詳述する。G example An embodiment of the present invention will be described in detail below with reference to the drawings.

（Ｇ１）実施例の原理 第７図との対応部分に同一符号を付して示す第１図にお
いて、３５は全体としてデコーダ回路を示し、最初にＲ
ＮＳデータＤつ。をスケールダウン処理する剰余データ
Ｄ、の法ｍ３を２のべき乗で表される値２Ｌに選定する
。(G1) Principle of Embodiment In FIG. 1, in which parts corresponding to those in FIG.
NS data D. The modulus m3 of the residual data D, which is to be scaled down, is selected to be a value 2L expressed as a power of 2.

このようにすれば、（１１）式から次式５ＩＩ＝ｒ！ｏ
−ｍｌ・ｍｔ・２Ｌ＋ｒ！１・ｍ＝・２Ｌ＋　ｒ　１ｇ
・２　Ｌ＋　ｒ　：Ｉ　　　　　　・・・−（１２）の
関係式で表される値Ｓ、の加算データを出力するように
すれば、ＲＮＳデータＤ１゜をバイナリデータＤ３゜に
復調することができる。In this way, from equation (11), the following equation 5II=r! o
-ml・mt・2L+r! 1・m=・2L+r 1g
・2L+r:I . . . If the summed data of the value S expressed by the relational expression (12) is output, the RNS data D1° can be demodulated into binary data D3°.

このことは、（１２）式の右辺第１項、第２項及び第３
項において、それぞれ剰余データＤよ。、Ｉ）ｚ＋及び
Ｄｌｔの値ｒｚｏ、ｒｔ＋及びｒ＋ｚに対して値ｍ１−
ｍｚ−ｍ３　、ｍｚ−ｍ＝及びｍ、を乗算処理する代わ
りに、値ｍ１−ｍ２　、ｍｚ及び１を乗算処理した後、
２のべき乗で表してなる法ｍ３の指数部の値したけビッ
トシフトして剰余データｒ、に加算するようにしても、
ＲＮＳデータを復調することができることを意味してお
り、その分ＲＮＳデータを復調する際の演算処理作業を
簡略化し得ることを意味している。This means that the first, second, and third terms on the right side of equation (12)
In each term, the remainder data D. , I) For the values rzo, rt+ and r+z of z+ and Dlt, the value m1-
Instead of multiplying mz-m3, mz-m= and m, after multiplying the values m1-m2, mz and 1,
Even if the value of the exponent part of modulus m3 expressed as a power of 2 is shifted by the number of bits and added to the remainder data r,
This means that the RNS data can be demodulated, which means that the arithmetic processing work when demodulating the RNS data can be simplified accordingly.

具体的には、ＲＯＭテーブル回路３０に代えてＲＯＭテ
ーブル回路３６を設けるようにして、次式 ％式％（１３） の関係式で表される加算データＩ）ｉｚを、加算回路３
７に出力するようにする。Specifically, a ROM table circuit 36 is provided in place of the ROM table circuit 30, and the addition data I)iz expressed by the following relational expression % expression % (13) is transferred to the addition circuit 3.
7.

さらにＲＯＭテーブル回路１７を省略して剰余データＤ
３及びＩ）＋ｚをラッチ回路２０及び２１と、ラッチ回
路３８及び３９を介して直接加算回路３７に出力するよ
うにする。Furthermore, the ROM table circuit 17 is omitted and the remainder data D
3 and I)+z are directly output to the adder circuit 37 via the latch circuits 20 and 21 and the latch circuits 38 and 39.

加算回路３７においては、剰余データＤ３に対して加算
データＩ）ａｔ及び剰余データＤ　Ｉ　２を上位ビット
側へＬビットビットシフトさせてそれぞれ剰余データＤ
３及びＩ）ｔｔと、加算データＤ０を加算して出力する
。In the addition circuit 37, the addition data I)at and the remainder data DI2 are shifted by L bits to the upper bit side with respect to the remainder data D3, and the remainder data D3 are added to the remainder data D3.
3 and I) tt and addition data D0 are added and output.

従って加算回路３７を介して次式 ％式％（１４） の関係式で表される値Ｓ３の加算データを得ることがで
き、（１３）式を代入すれば、ＭＲＣの手法に基づいて
復調されたバイナリデータＤ３゜が得られることが解る
。Therefore, it is possible to obtain the addition data of the value S3 expressed by the following relational expression % expression % (14) through the addition circuit 37, and by substituting the expression (13), it can be demodulated based on the MRC method. It can be seen that binary data D3° can be obtained.

かくして、最初にスケールダウン処理する法ｍ、を２の
べき乗で表される値２Ｌに選定したことにより、（１２
）式右辺第３項で表される剰余データを出力するＲＯＭ
テーブル回路を省略することができる。Thus, by first selecting the modulus m to be scaled down to the value 2L expressed as a power of 2, (12
) A ROM that outputs the remainder data represented by the third term on the right side of the equation.
The table circuit can be omitted.

さらにＲＯＭテーブル回路３６においては、（１１）式
右辺第１項及び第２項に対応して、法ｍ。Furthermore, in the ROM table circuit 36, the modulus m corresponds to the first and second terms on the right side of equation (11).

を乗算処理しなければならないものを、（１２）式に対
応して法ｍ、・ｍ８及び法ｍ８について乗算処理した剰
余データを出力すれば良（、その分ＲＯＭテーブル回路
３６の構成を簡略化することができる。, it is sufficient to output the remainder data obtained by multiplying the modulus m, . can do.

（Ｇ２）実施例の構成 第２図において、４０は全体としてデコーダ回路を示し
、値７．１１．１３及び１５の法ｍ０、ｍｌ、ｍｔ及び
ｍ、に加えて２のべき乗で表される値１６の法ｍ４を用
いて表されたＲＮＳデータＤＩ＠をＭＲＣの手法を用い
てバイナリデータに変換する。(G2) Configuration of Example In FIG. 2, 40 indicates the decoder circuit as a whole, and in addition to the values 7, 11, 13, and the modulus of 15 m0, ml, mt, and m, the value is expressed as a power of 2. The RNS data DI@ expressed using the modulus m4 of 16 is converted into binary data using the MRC method.

すなわち、ＲＮＳデータＤえ。を構成する剰余データＤ
ｏ　、Ｄｒ　、Ｄｚ及びＤ３　　（すなわち法ｍ、、ｍ
、、ｍ＝及びｍ、に対応する）をそれぞれバッファ回路
４１．４２．４３及び４４とラッチ回路４５．４６．４
７及び４８を介してＲＯＭテーブル回路５０．５１．５
２及び５３にそれぞれ受ける。− ＲＯＭテーブル回路５０．５１．５２及び５３は、それ
ぞれ剰余データＤｏ　、Ｄｒ　、Ｄｚ及びり、に加えて
バッファ回路５４及びラッチ回路５５を介して法ｍ４が
値１６でなる剰余データＤ４を受け、それぞれ法ｎｏ　
、ｍ、　、ｍｚ及びｍ、の剰余データＩ）ｔｏ、Ｄｏ、
Ｉ）＋ｚ及びＩ）＋ｓを出力する。That is, RNS data D. The remainder data D that constitutes
o , Dr , Dz and D3 (i.e. modulo m,, m
, , m= and m) are buffer circuits 41, 42, 43 and 44 and latch circuits 45, 46, 4, respectively.
ROM table circuit 50.51.5 via 7 and 48
2 and 53 respectively. - ROM table circuits 50, 51, 52 and 53 receive remainder data D4 whose modulus m4 has a value of 16 via a buffer circuit 54 and a latch circuit 55 in addition to the remainder data Do, Dr, Dz and R, respectively; Each law no.
, m, , mz and m, remainder data I) to, Do,
Output I)+z and I)+s.

すなわち、値？　、ＩＬ　１３及び１５の法ｍ、６　、
ｍＩ、ｍ２及びｍ３に関する値１６（すなわち法ｍ４で
なる）の乗法逆光をそれぞれ値Ｘ、いｘｌいｚｚ４及び
ｘｓａとおいて、次式、 ｒ、。＝　　（（ｒｅ　　　ｒｅＬＸｏａ）　　ＭＯＤ
ｍ。i.e. value? , IL 13 and 15 modulus m, 6,
Letting the multiplicative backlighting of the value 16 (that is, modulo m4) for mI, m2, and m3 to be the values X, xl, zz4, and xsa, respectively, the following equation: r. = ((re reLXoa) MOD
m.

・・・・・・　（１５） ｒ　ｒ１＝　　（（ｒ　Ｉｒ　＋）・ｘ　＋ａ）　　Ｍ
ＯＤｍｌ・・・・・・　（１６） ｒｒｔ＝　　（Ｄ！　　　ｒｅ）・Ｘｚ４）ＭＯＤｍｚ
・・・・・・　（１７） ｒ、、＝　　（（ｒ３　　ｒ＜：Ｌｘｓｄ　　ＭＯＤｍ
。・・・・・・ (15) r r1= ((r Ir +)・x +a) M
ODml・・・・・・ (16) rrt= (D! re)・Xz4) MODmz
...... (17) r,,= ((r3 r<:Lxsd MODm
.

・・・・・・　（１８） で表される（ｉｌ　ｒ　ｌｏ、　１１％　ｒｌｔ及びｒ
ｅｓの剰余デ−タＤ１゜、ＤＩｌ、Ｄ１雪及びＩ）＋ｓ
を出力して２のべき乗で表される値１６の法ｍ４に関し
てスケールダウン処理する。...... (18) Expressed as (il r lo, 11% rlt and r
Residual data of es D1゜, DIl, D1 snow and I)+s
is output and scaled down processing is performed with respect to the modulo m4 of 16, which is expressed as a power of 2.

ＲＯＭテーブル回路５７．５８及び５９は、ラッチ回路
６０．６１及び６２を介して剰余データＤＩＧ、Ｄｌｌ
及びＩ）＋ｚをそれぞれ受けると共にラッチ回路６３を
介して剰余データＤＩ３を受け、それぞれ法ｍ０、ｍｌ
及びｍ２の剰余データＩ）ｔｏ、Ｉ）ｚ＋及びＩ）ｚｚ
を出力する。The ROM table circuits 57, 58 and 59 receive surplus data DIG, Dll via latch circuits 60, 61 and 62.
and I)+z, and receive the remainder data DI3 via the latch circuit 63, and receive the moduli m0 and ml, respectively.
and the remainder data of m2 I) to, I) z+ and I) zz
Output.

すなわち、値７．１１及び１３の法ｍ＠、ｍ、及びｍ２
に関する値１５（すなわち法ｍ３でなる）の乗法逆光を
、それぞれ値ＸＯ３、Ｘ１３及びＸ＋３とおいて、次式
、 ｒ、。＝　（（ｒｈｏ　　ｒｅｓ）・ｘｏｓ）　ＭＯＤ
ｍ。That is, the moduli m@, m, and m2 of the values 7.11 and 13
The multiplicative backlighting of value 15 (i.e. modulo m3) with respect to values XO3, X13 and X+3 respectively, the following equation: r. = ((rho res)・xos) MOD
m.

・・・・・・（１９） ｒ　ｔ１＝　（Ｄ　＋＋−ｒ　＋、）・Ｘ＋３）　ＭＯ
Ｄｒｎ。・・・・・・(19) r t1= (D ++−r +,)・X+3) MO
Drn.

・・・・・・（２０） ｒｔｚ＝　（Ｄｒｚ　　ｒｅ５ＬＸｚ、）　ＭＯＤｍ。・・・・・・(20) rtz = (Drz re5LXz,) MODm.

・・・・・・（２１） で表される値ｒ２゜、ｒ□及びｒ、の剰余データＤ２゜
、Ｄｔｌ及びＤｔｔを出力して法ｍ、に関してスケール
ダウン処理する。(21) The residual data D2°, Dtl, and Dtt of the values r2°, r□, and r expressed by the following are output and scaled down with respect to the modulus m.

さらにＲＯＭテーブル回路６５及び６６は、ラッチ回路
６７及び６８を介して剰余データＤｔＯ及びＤ！１をそ
れぞれ受けると共にラッチ回路６９を介して剰余データ
Ｄｔ□を受け、法ｍ、及びｍ８の剰余データＤ、。及び
Ｄｓ＋を出力する。Furthermore, the ROM table circuits 65 and 66 receive the residual data DtO and D! via latch circuits 67 and 68. 1 and receives remainder data Dt□ through the latch circuit 69, modulo m, and remainder data D of m8. and Ds+ are output.

すなわち、値７及び１１の法ｍ０及びｍ、に関する値１
３（すなわち法ｍ２でなる）の乗法送元を値Ｘ６を及び
ｘ１□とおき、次式 ％式％ で表される値ｒ、。及びｒ３１の剰余データＤ３゜及び
Ｄ３１を出力して法ｍ２に関してスケールダウン処理す
る。That is, the values 1 for the moduli m0 and m of the values 7 and 11
3 (that is, modulo m2) is set to the values X6 and x1□, and the value r is expressed by the following formula. and r31, the residual data D3° and D31 are output and scaled down with respect to the modulus m2.

ＲＯＭテーブル回路７０及び７１は、当該剰余データＤ
３゜及びＤ３１をラッチ回路７２及び７３を介して受け
、次式 ％式％ で表される値ＳＡ３の加算データＤＡ３の上位６ビ゛ノ
ド及び下位８ビツトの加算データ　Ｄ　ａｓｕ及びＤ　
Ａ３Ｌをそれぞれラッチ回路７４及び７５を介して加算
回路７６に出力する。The ROM table circuits 70 and 71 store the surplus data D.
3° and D31 are received through latch circuits 72 and 73, and the upper 6 bits and lower 8 bits of the added data DA3 of the value SA3 are expressed by the following formula % formula % D asu and D
A3L is output to an adder circuit 76 via latch circuits 74 and 75, respectively.

これに対してＲＯＭテーブル回路７８及び７９は、ラッ
チ回路６９及びラッチ回路８０を介して剰余データＤｔ
ｚ及び剰余データＤＩ３を受け、次式３式％ で表される値ＳＡ４の加算データＤａａの上位４ビ・ン
ト及び下位４ビツトの加算データ　ＤＡ４ｕ及びＤＡ４
Ｌをそれぞれラッチ回路８１及び８２を介して加算回路
８３に出力する。On the other hand, the ROM table circuits 78 and 79 pass the surplus data Dt through the latch circuit 69 and the latch circuit 80.
z and the remainder data DI3, the addition data DA4u and DA4 of the upper 4 bits and lower 4 bits of the addition data Daa of the value SA4 expressed by the following formula 3 %
L is output to an adder circuit 83 via latch circuits 81 and 82, respectively.

加算回路８３は、デコーダ回路８５から反転増幅回路８
６．８７及び８８を介して出力される加算データＤＣＩ
を加算データＤＡ４ＬＩ及びＤ＾４Ｌに加算した後、ラ
ッチ回路８９及び９０を介して当該加算結果を加算回路
７６に出力する。The adder circuit 83 connects the decoder circuit 85 to the inverting amplifier circuit 8.
6. Addition data DCI output via 87 and 88
is added to the addition data DA4LI and D^4L, and then the addition result is output to the addition circuit 76 via the latch circuits 89 and 90.

か（して加算回路７６においては、デコーダ回路８５か
ら出力される加算データＤＣＩＯ値が値０のとき、（２
４）式及び（２５）式から次式、Ｓａ”ｒ　３ｏ−ｍ＋
−ｍ、・ｍ、＋　ｒ、、−ｍ、、ｍ。(Then, in the addition circuit 76, when the addition data DCIO value output from the decoder circuit 85 is 0, (2
From equation 4) and equation (25), the following equation, Sa”r 3o-m+
−m,・m,+r,,−m,,m.

＋　ｒＨ・ｍ３＋　ｒ　１３ ＝ｒ３゜・１１・１３・１５＋ｒｓ＋・１３・１５＋　
ｒ　ｚｚ４５＋　ｒ　１３　　　　　　　・・・・”　
（２６）の関係式で表される値ＳＡの加算結果を得るこ
とができる。+ rH・m3+ r 13 = r3゜・11・13・15+rs+・13・15+
rzz45+r13..."
The addition result of the value SA expressed by the relational expression (26) can be obtained.

従って次式、 ＳＡ＝ＳＡ−ｍ４＋ｒａ −（ｒ、。・１１・１３・１５”ｒｚｔ・１３・１５＋
　ｒ　ｚｚ４５　＋　ｒ　１３）　４６　＋　ｒ　４＝
ｒｓｏ４１４３４５４６＋ｒｓＩ４３４５４６＋　ｒ　
ｚｔ４５４６＋　ｒ　＋！’１６＋　ｒ　ａ・・・・・
・　（２７） の関係式で表されるように演算処理すれば、ＲＮＳデー
タＤＲｎを値ＳＡのバイナリデータに復調することがで
きる。Therefore, the following formula, SA=SA-m4+ra - (r,.・11・13・15”rzt・13・15+
r zz45 + r 13) 46 + r 4=
rso41434546+rsI434546+ r
zt4546+r+! '16+ r a...
- By performing arithmetic processing as expressed by the relational expression (27), the RNS data DRn can be demodulated into binary data of the value SA.

従ってこの場合、加算結果ＳＡを２のべき乗で表された
法ｍ４の指数部の値４に対応して４ビツトだけビットシ
フトした後、値ｒ４でなる剰余データＤ、を加算するよ
うにすれば、ＭＲＣの手法で表される加算データを得る
ことができる。Therefore, in this case, after bit-shifting the addition result SA by 4 bits corresponding to the value 4 of the exponent part of the modulus m4 expressed as a power of 2, the remainder data D consisting of the value r4 is added. , it is possible to obtain addition data expressed by the MRC method.

従って、最初にスケールダウン処理する法ｍ４を２のべ
き乗で表される値２４に設定したことにより、４ビツト
ビツトシフトして剰余データＤ４を加算すればＲＮＳデ
ータＤ１６をバイナリデータに復調し得、（２７）式右
辺第４項で表される値ｒ１３・１６の乗算データを出力
するＲＯＭテーブル回路を省略することができると共に
ＲＯＭテーブル回路７０及び７１と７８及び７９におい
ては、値１６を乗算処理する必要がないのでその分ＲＯ
Ｍテーブル回路の構成を簡略化することができ、かくし
て全体として簡易な構成のデコーダ回路４０を得ること
ができる。Therefore, by first setting the modulus m4 for scaling down processing to the value 24 expressed as a power of 2, it is possible to demodulate the RNS data D16 to binary data by shifting it by 4 bits and adding the remainder data D4. The ROM table circuit that outputs the multiplication data of the value r13.16 expressed by the fourth term on the right side of equation (27) can be omitted, and the ROM table circuits 70, 71, 78, and 79 perform multiplication processing of the value 16. There is no need to do so, so RO
The configuration of the M-table circuit can be simplified, and thus the decoder circuit 40 can have a simple configuration as a whole.

さらにこの実施例においては、加算回路７６において（
２７）式で表される加算データに代えて、（２６）式で
表される１４ビツトの加算データＤＡを出力することに
より、スケーリング処理した加算データＤＡを出力する
ようになされている。Furthermore, in this embodiment, in the adder circuit 76 (
By outputting the 14-bit addition data DA expressed by equation (26) instead of the addition data expressed by equation (27), the scaled addition data DA is output.

すなわちＭＲＣの手法を用いて、法ｍ０〜ｍ４で表され
るＲ　Ｎ　Ｓデータから得られる加算データにおいては
、法ｍ０〜ｍ４の最小公倍数が次式、＝７・１１・１３
・１５・１６ ＝　２４０２４０　　　　　　　　　　　・・・・・・
（２８）で表されることから、次式、 ２″弓−１≦２４０２３９≦２”−１・・・・・・（２
９）で表される関係式を解いてｎ＝１８の値が得られ、
全体として１８ビツトのバイナリデータでＲＮＳデータ
Ｄ１０を表すことができる。That is, in the addition data obtained from the RNS data represented by the moduli m0 to m4 using the MRC method, the least common multiple of the moduli m0 to m4 is as follows: =7・11・13
・15・16 = 240240 ・・・・・・
(28), the following formula, 2″ bow-1≦240239≦2”-1 (2
By solving the relational expression expressed in 9), the value n = 18 is obtained,
As a whole, the RNS data D10 can be represented by 18-bit binary data.

従って（２７）式で表される加算データを得るようにす
ると、加算回路７６に代えて１８ビツトの加算回路を用
意しなければならず、その分別算回路の構成が大型化し
、デコーダ回路４０全体の構成が煩雑化する問題がある
。Therefore, in order to obtain the addition data expressed by equation (27), an 18-bit addition circuit must be prepared in place of the addition circuit 76, and the configuration of the division circuit becomes large, and the entire decoder circuit 40 There is a problem that the configuration becomes complicated.

この問題を解決するためこの実施例においては、１８ビ
ツトの加算データを予め４ビット分切り下げることによ
り、１４ビツトの加算データＤＡを出力するようになさ
れている。In order to solve this problem, in this embodiment, the 18-bit addition data is rounded down by 4 bits in advance to output the 14-bit addition data DA.

すなわちスケーリング処理する際には、（２７）式で表
される値ＳＡを２のべき乗で表される値例えば値２４　
（すなわち法ｍ４の値と等しい値でなる）で除算した後
、剰余を除いて出力すれば良い。That is, when performing scaling processing, the value SA expressed by equation (27) is converted to a value expressed as a power of 2, for example, the value 24.
(that is, a value equal to the value of modulo m4), and then output after removing the remainder.

このとき、法ｍ４を値１６に設定して最初にスケールダ
ウン処理したことにより、法ｍ４の剰余データＤ４の値
ｒ４が当該スケーリング処理の際得られる剰余に相当し
、法ｍ４の値１６を２のべき乗で表してなる指数部の値
４が、スケーリング処理するビット数に相当する。At this time, by setting the modulus m4 to the value 16 and performing the scaling down process first, the value r4 of the remainder data D4 of the modulo m4 corresponds to the remainder obtained during the scaling process, and the value 16 of the modulo m4 is The value 4 of the exponent part expressed as a power of 4 corresponds to the number of bits to be subjected to scaling processing.

すなわち、（２７）式で表される加算データをスケーリ
ング処理して４ビット切り下げる際には、（２６）式で
表されるＲＯＭテーブル回路７０．７１．７８及び７９
から出力される加算データＤＡ３ＬＩ　−、ＤＡ３Ｌ　
、ＤＡ４Ｌｌ及びＤ　Ａ４Ｌをそのまま加算するだけで
、値１６で除算したスケーリング処理を実行することが
できる。That is, when scaling the addition data expressed by equation (27) and rounding down by 4 bits, the ROM table circuits 70, 71, 78 and 79 expressed by equation (26)
Addition data DA3LI −, DA3L output from
, DA4Ll and DA4L can be simply added to execute the scaling process of dividing by the value 16.

かくして法ｍ４を値１６に設定すると共に当該法ｍ４に
関して最初にスケールダウン処理することにより、スケ
ーリング処理する際の加算回路の構成を簡略化すること
ができ、その分デコーダ回路４０全体の構成を簡略化す
ることができる。In this way, by setting the modulus m4 to a value of 16 and first performing scaling down processing on the modulus m4, the configuration of the adder circuit when performing the scaling process can be simplified, and the overall configuration of the decoder circuit 40 can be simplified accordingly. can be converted into

さらにこの実施例においては、加算回路８３を用いて加
算回路７６から出力される加算データＤＡを所定ビット
で丸め処理するようになされている。Further, in this embodiment, the addition circuit 83 is used to round off the addition data DA output from the addition circuit 76 by predetermined bits.

すなわちデコーダ回路８５は、バッファ回路９１を介し
て入力される２ビツトの丸め処理制御信号り、を受け、
当該丸め処理制御信号ＤＣの値に応じて３ビツトの加算
データＤＣＩの値を切り換えて出力するようになされて
いる。That is, the decoder circuit 85 receives a 2-bit rounding control signal input via the buffer circuit 91,
The value of the 3-bit addition data DCI is switched and output according to the value of the rounding control signal DC.

加算回路８３は、当該加算データＤｃ＋を受け、ＲＯＭ
テーブル回路７８及び７９から出力された加算データＤ
　Ａ４Ｌ＋及びＤＡ４Ｌに対して、最下位ビットから３
ビツト分ビットシフトさせて当該加算データＤｅｌを加
算するようになされている。The adder circuit 83 receives the added data Dc+ and adds the ROM
Addition data D output from table circuits 78 and 79
For A4L+ and DA4L, 3 from the least significant bit
The added data Del is added by shifting the bits by one bit.

実際上この種の丸め処理においては、丸め処理するデー
タ（この場合加算データＤＡ）の所定ビットに対して値
１を加算した後、当該加算ビット以下を切り捨てて出力
することにより、値１を加算したビットより上位ビット
のデータに丸め処理するようになされている。In practice, in this type of rounding processing, the value 1 is added by adding a value 1 to a predetermined bit of the data to be rounded (in this case, the addition data DA), and then truncating and outputting the part below the added bit. The data is rounded to the upper bits than the bits that were set.

ところが、このようにして１４ビツトの加算データＤＡ
を丸め処理する場合においては、加算回路７６に対して
さらにもう一度余分に丸め処理用の１４ビツトの加算回
路が必要になり、その分全体の構成が煩雑になる問題が
ある。However, in this way, the 14-bit addition data DA
In the case of rounding, an additional 14-bit adder circuit for rounding is required in addition to the adder circuit 76, which causes the problem that the overall configuration becomes complicated.

このためこの実施例においては、加算データＤＡを得る
前の加算データＤＡ４（すなわち加算データ１）ａ４ｕ
及びＤ　Ａ４Ｌでなる）の段階で所定ビットに値１を加
算処理するようになされている。Therefore, in this embodiment, addition data DA4 (that is, addition data 1) a4u before obtaining addition data DA is
and DA4L), a value 1 is added to a predetermined bit.

すなわち加算回路８３に入力される加算データＤＡ４に
おいては、（１）式及び（４）式から剰余データ［）ｚ
ｚ及びＤＩ３が最大で値１２及び値１４で′なることか
ら、（２５）式から次式、 ｓａｇ□８≦１２　Ｘ　１５　＋　１４≦１９４　　　
　　　　　　　・・・・・・（３０）の関係式で加算デ
ータＤＡ４の最大値Ｓ　Ａ４１１ｍＸを表すことができ
る。That is, in the addition data DA4 input to the addition circuit 83, the remainder data [)z is obtained from equations (1) and (4).
Since z and DI3 have a maximum value of 12 and 14, the following equation is obtained from equation (25): sag□8≦12 X 15 + 14≦194
The maximum value SA411mX of the addition data DA4 can be expressed by the relational expression (30).

すなわち加算データＤＡ４においては、最大値として値
１９４のデータが得られ、加算データＤＡ４を８ビツト
で表して次式 ％式％（３１） で表される値６１を加算しても、加算データＤＡ４を表
す８ビツトのデータにおいて、最上位ビットを越える桁
上げが生じないことが解る。In other words, in addition data DA4, data with a value of 194 is obtained as the maximum value. It can be seen that no carry beyond the most significant bit occurs in the 8-bit data representing .

従って値６１について、次式 ％式％（３２） の関係式を得ることができ、２５で表される最下位ビッ
トから５ビツト目までの範囲で当該加算回路８３で値１
を加算するようにすれば、加算回路８３で桁上げを生じ
ないことが解る。Therefore, for the value 61, the following relational expression % expression % (32) can be obtained.
It can be seen that no carry occurs in the adder circuit 83 by adding .

従って加算回路８３において、最下位ビットから５ビツ
ト目までの範囲で値１を加算するようにすれば加算回路
７６から出力される加算データＤＡにおいて、その最下
位ビットから５ビツト目までの範囲で値１を加算した場
合と同様の加算結果を得ることができる。− かくして、加算データＤＡを丸め処理する場合において
、丸め処理用に１４ビツトの加算回路が必要になるのに
対し、当該加算回路８３を用いて最下位ビットから５ビ
ツト目までの範囲で値ｌを加算することにより、８ビツ
トの加算回路８３を用意すれば良く、その分合体の構成
を簡略化することができる。Therefore, if the adder circuit 83 adds the value 1 in the range from the least significant bit to the 5th bit, then in the addition data DA output from the adder circuit 76, the value 1 will be added in the range from the least significant bit to the 5th bit. The same addition result as when adding the value 1 can be obtained. - Thus, when rounding the addition data DA, a 14-bit addition circuit is required for rounding, but the addition circuit 83 is used to calculate the value l in the range from the least significant bit to the 5th bit. By adding , it is sufficient to prepare an 8-bit adder circuit 83, and the configuration of the combination can be simplified accordingly.

さらに、加算データＤＡを丸め処理する場合においては
、別途、丸め処理用の加算回路を設けた分、その出力段
にラッチ回路を設けなければならず、この実施例によれ
ば、その分合体の構成を簡略化することができる。Furthermore, when rounding the addition data DA, a latch circuit must be provided at the output stage of the adder circuit for rounding processing. The configuration can be simplified.

実際上この実施例においては、丸め処理制御信号ＤＣに
応じて加算データＩ）ｃ＋の値を、最上位ビットから順
次値「１．０．０」、値「Ｏｌｌ、０」及び値「０．０
．１」の間で切り換えて出力するようになされ、当該加
算データＤｃＩを３ビツト分ビットシフトさせて加算デ
ータＩ）ａａに加算することにより、全体として１４ビ
ツトの加算データＤＡに対してそれぞれ最下位ビットか
ら５ビツト目、４ビツト目及び３ビツト目に値１を加算
するようになされている。In fact, in this embodiment, the value of the addition data I)c+ is sequentially changed from the most significant bit to the value "1.0.0", the value "Oll, 0", and the value "0. 0
．． By shifting the addition data DcI by 3 bits and adding it to the addition data I)aa, the lowest bit of each of the 14-bit addition data DA is output. The value 1 is added to the 5th, 4th, and 3rd bits.

さらに、これに加えてデコーダ回路８５においては、加
算データＤＣＩの値を値「０．０．０」に切り換え得る
ようになされ、丸め処理されていない加算データＤＡを
選択し得るようになされている。Furthermore, in addition to this, in the decoder circuit 85, the value of the addition data DCI can be switched to the value "0.0.0", and the addition data DA which has not been rounded can be selected. .

さらにこの実施例においては、当該丸め処理につき、値
１を加算したビット以下を切り捨てないで、１４ビツト
の加算データＤＡをそのまま出力するようになされ、値
ｌを加算したビットに応じて最上位ビットから必要なビ
ットまでを選択して用いることができるようになされて
いる。Furthermore, in this embodiment, regarding the rounding process, the 14-bit added data DA is output as is without cutting off bits below the bit to which the value 1 is added, and the most significant bit is output according to the bit to which the value 1 is added. It is possible to select and use up to the necessary bits.

かくしてバッファ回路４１〜４４及び５４から加算回路
７６まで全体としてＲＮＳデータＤＩＩＯを、バイナリ
データでなる加算データＤＡに変換するデータ変換回路
９２を構成する。In this way, the buffer circuits 41 to 44 and 54 to the addition circuit 76 as a whole constitute a data conversion circuit 92 that converts the RNS data DIIO into addition data DA made of binary data.

加算回路９３は、ラッチ回路９４を介して加算データＤ
Ａの上位１２ビツトを受けると共に加算データ発生回路
９５から出力される値１７１の加算データＤＣ２を受け
、その加算結果の最上位ビットのデータを識別信号りよ
として送出する。The addition circuit 93 receives the addition data D via the latch circuit 94.
It receives the most significant 12 bits of A and also receives the addition data DC2 of value 171 output from the addition data generation circuit 95, and sends out the data of the most significant bit of the addition result as an identification signal.

すなわちｎビットのバイナリデータにおいては、値Ｏか
ら値２″−１までの範囲で連続した数を表す代わりに、
負数を２の補数で表現する（以下バイポーラと呼ぶ）こ
とにより、全体として演算処理作業を簡略化し得ること
が知られている。In other words, in n-bit binary data, instead of representing a continuous number in the range from value O to value 2''-1,
It is known that by representing negative numbers as two's complement numbers (hereinafter referred to as bipolar numbers), it is possible to simplify the arithmetic processing work as a whole.

従ってＲＮＳデータにおいても、バイポーラのバイナリ
データに対応する領域に負数を割り当てるようにすれば
、ＲＮＳデータを構成する各剰余データＤ０〜Ｄ４の演
算処理作業を簡略化することができると考えられ、その
分ディジタルフィルタ回路２の構成を簡略化することが
できる。Therefore, in RNS data as well, if a negative number is assigned to the area corresponding to bipolar binary data, it is possible to simplify the arithmetic processing work for each of the residual data D0 to D4 that make up the RNS data. The configuration of the digital filter circuit 2 can be simplified accordingly.

すなわち第３図に示すように、ｎビットのバイポーラで
なるバイナリデータにおいては、最上位ビットをサイン
ビットとして用いることにより、当該バイナリデータの
値Ｓが値Ｏから値２　Ｆｌ−１−１の領域で値Ｓ０が値
Ｏから値２″−’−１まで連続する正数を表すことがで
き、値Ｓが値２１％−１から値２’−１までの領域で、
値Ｓ０が値−２ｎ−１から値−１まで連続する負数を表
すことができる（第３図（Ａ）及び（Ｂ））。That is, as shown in FIG. 3, in binary data consisting of n bits of bipolar data, by using the most significant bit as a sign bit, the value S of the binary data ranges from value O to value 2 Fl-1-1. The value S0 can represent a continuous positive number from the value O to the value 2''-'-1, and the value S is in the range from the value 21%-1 to the value 2'-1,
The value S0 can represent a continuous negative number from the value -2n-1 to the value -1 (Fig. 3 (A) and (B)).

これに対して法ｍｏ　、Ｔ１１＋　、ｒｎｇ　、ｍ３及
びｍ４の剰余データＤ＋１　、Ｄ＋　、Ｄｔ　、Ｄｓ及
びＤ４を用いたＲＮＳデータにおいては、次式、Ｓえｓ
ｓ＝Ｍ　　１　　　　　　　　　　・・・・・・（３３
）Ｍ＝ゴｍ。On the other hand, in the RNS data using the moduli mo, T11+, rng, m3 and m4's residual data D+1, D+, Dt, Ds and D4, the following formula, Ses
s=M 1 (33
) M=Gom.

＝ｍＯ−ｍ、・ｍ：・ｍ３・ｍ４　　　　・・・・・・
（３４）で表される値Ｓ　１１８３の領域を用いて正数
及び負数を表現することができる（第３図（Ｃ）’）。=mO−m,・m:・m3・m4 ・・・・・・
Positive numbers and negative numbers can be expressed using the area of value S 1183 represented by (34) (FIG. 3(C)').

従ってＲＮＳデータにおいては、値Ｍが奇数の場合、値
Ｓ□、が値０から値（Ｍ−１）／２の領域に値Ｓ０がバ
イポーラのバイナリデータで表される領域に対応して値
０から値（Ｍ−１）／２まで連続する正数を割り当て、
値Ｓｙｓが値（Ｍ−１）／２＋１から値Ｍ−１の領域に
値Ｓ０が値−（Ｍ−１）／２から値−１まで連続する負
数を割り当てることにより、当該ＲＮ　Ｓデータの演算
処理作業を簡略化することができる。Therefore, in RNS data, when the value M is an odd number, the value S□ is in the range from 0 to (M-1)/2, and the value S0 is 0, corresponding to the range represented by bipolar binary data. Assign consecutive positive numbers from to the value (M-1)/2,
By assigning continuous negative numbers from the value S0 to the value -(M-1)/2 to the value -1 to the area where the value Sys is from the value (M-1)/2+1 to the value M-1, the calculation of the RN S data is performed. Processing work can be simplified.

これに対してデコーダ回路においては、第４図に示すよ
うに、ＭＲＣの手法によって復調された加算データの値
ＳＡが値Ｏから値（Ｍ−１）／２の領域にあるとき（す
なわち値Ｓ０が値Ｏから値（Ｍ−１）／２まで連続する
正数に対応するとき）、（第４図（Ａ）及び（Ｂ））　
、ｋビットのバイナリデータの正数の領域（すなわち値
Ｓ３゜が値０から値（Ｍ−１）／２の領域でなる）に割
り当て（第４図（Ｃ））　、加算データの値ＳＡが値（
Ｍ−１）／２＋１から値Ｍ−１の領域にあるとき加算デ
ータの最大値Ｍ−１（すなわちＲＮＳデータで表される
値−１）が、ｋピットのバイナリデータの最大４６２”
−１（すなわちバイナリデータで表される値−１）にな
るように、バイナリデータの負数の領域に割り当てる必
要がある。On the other hand, in the decoder circuit, as shown in FIG. corresponds to continuous positive numbers from the value O to the value (M-1)/2), (Figure 4 (A) and (B))
, is assigned to the positive number area of k-bit binary data (that is, the value S3° is the area from the value 0 to the value (M-1)/2) (Fig. 4 (C)), and the value SA of the added data is value(
M-1)/2+1 to M-1, the maximum value M-1 of the addition data (i.e., the value -1 represented by RNS data) is the maximum value 462 of the k-pit binary data.
It is necessary to allocate it to the negative number area of the binary data so that the value becomes -1 (that is, the value represented by the binary data -1).

すなわち第５図に示すように、ＲＮＳデータを復調した
加算データＤＡにおいては、上位１４ビツトにスケーリ
ング処理した加算データでなることから、加算値ＳＡが
値（ＭＩ＆−１）　／２　＋　１　　（この場合値Ｍ　
１６は、加算データＤＡが４ビット分スケーリング処理
されたことから法ｍ０〜ｍ４の最小公倍数Ｍ　＝　２４
０２４０の１／１６の値１５０１５でなる）から値Ｍｏ
ｂ　　１の範囲で負数を表現するのに対しく第５図（Ａ
））　、ｋビットのバイナリデータにおいては、最上値
ビットに値１が立つ値Ｓが値２に−１から値２”−１の
範囲で負数が表現される（第５図（Ｃ））。That is, as shown in FIG. 5, since the added data DA obtained by demodulating the RNS data is added data whose upper 14 bits have been scaled, the added value SA is the value (MI&-1)/2 + 1 (this Case value M
16 is the least common multiple of the moduli m0 to m4 since the addition data DA has been scaled by 4 bits M = 24
1/16 of 0240 (15015) to the value Mo
Figure 5 (A
)) In the k-bit binary data, the value S whose highest value bit is 1 is expressed as a negative number in the range of -1 to 2''-1 (FIG. 5(C)).

従って当該加算データＤＡの負数を表す最小値（すなわ
ち値（Ｍ、、−１）／２＋１）が、負数を表す当該バイ
ナリデータの最小値（すなわち値２ト１）になるように
加算データＤＡに所定値を加算して加算データＤ、を所
定のデータ（以下変換データと呼ぶ）に変換すれば、当
該変換データの値５Ｔ１１において、加算データＤＡの
値が負数を表す場合、最上位ビットが値Ｏから値１に切
り換わる。Therefore, the addition data DA is adjusted so that the minimum value representing a negative number of the addition data DA (i.e., the value (M,, -1)/2+1) becomes the minimum value of the relevant binary data representing a negative number (i.e., the value 2 to 1). If a predetermined value is added to convert the addition data D into predetermined data (hereinafter referred to as conversion data), in the value 5T11 of the conversion data, if the value of addition data DA represents a negative number, the most significant bit will be the value. Switches from O to value 1.

かくして当該加算値を所定の値に選定することにより、
変換データの最上位ビットを用いて加算データＤＡの正
負数を識別することができる。Thus, by selecting the additional value as a predetermined value,
It is possible to identify whether the addition data DA is positive or negative using the most significant bit of the conversion data.

このようにすれば、加算データＤＡが正数を表す値か否
かを加算データＤＡに所定値を加算して最上位ビットを
出力するだけの簡易な構成を用いて、正負数を識別する
ことができ、その分合体として節易な構成のデコーダ回
路４０を得ることができる。In this way, whether or not the addition data DA represents a positive number can be determined by using a simple configuration that simply adds a predetermined value to the addition data DA and outputs the most significant bit. As a result, a decoder circuit 40 having a simpler configuration can be obtained by combining the two elements.

さらにこの実施例においては、加算データＤＡのうちの
上位１２ビツトだけを用いて正負数を識別するようにな
され、その分全体の構成を簡略化するようになされてい
る。Furthermore, in this embodiment, only the upper 12 bits of the addition data DA are used to identify positive and negative numbers, thereby simplifying the overall configuration.

すなわち１４ビツトの加算データＤＡを用いる場合にお
いては、次式 ％式％（３５） で表される値６８４を加算すれば、負数を表す加算デー
タＤＡが入力された際に、最上位ビットを値１に変化さ
せることができる。In other words, when using 14-bit addition data DA, by adding the value 684 expressed by the following formula % formula % (35), when the addition data DA representing a negative number is input, the most significant bit is set to the value It can be changed to 1.

これに対して、上位１２ビツトを用いて識別する場合に
おいては、２ビット分切り下げたことにより、値６８５
を値２２で除算して得られる値１７１を加算すれば、負
数を表す加算データＤＡが得られた際に、最上位ビット
を値１に変化させることができる。On the other hand, when identifying using the upper 12 bits, the value is 685 by rounding down by 2 bits.
By dividing the value 171 by the value 22 and adding the value 171, the most significant bit can be changed to the value 1 when the addition data DA representing a negative number is obtained.

かくして加算データ発生回路９５は、値１７１の加算デ
ータＤＣ２を出力し、加算回路９３と共にデータ変換回
路９２から出力された加算データＤＡに値１７１を加算
し、その最上位ビットのデータＤ１を識別信号ＤＪとし
て出力するデータ識別回路を構成する。In this way, the addition data generation circuit 95 outputs the addition data DC2 with a value of 171, adds the value 171 to the addition data DA output from the data conversion circuit 92 together with the addition circuit 93, and uses the most significant bit data D1 as an identification signal. A data identification circuit to be output as a DJ is configured.

加算回路９６は、ラッチ回路９７を介して加算データＤ
Ａを受け、当該加算データＤＡに加算データ発生回路９
８から出力される加算データＤＣ３を加算して出力する
。The addition circuit 96 receives the addition data D via the latch circuit 97.
A, the addition data generation circuit 9 generates the addition data DA.
The addition data DC3 output from 8 is added and output.

すなわち加算回路９６は、バッファ回路９９を介して得
られるバイポーラ切換信号ＤＩＩＩＬＩＮを、ラッチ回
路１００を介して得られる識別信号り、と共にアンド回
路１０１を介して受け、識別信号ＤＪの論理レベルが論
理「１」に立ち上がるタイミングで加算データ発生回路
９８から出力される値１３６９　（すなわち２ｋ　Ｍ＋
ｈでなる）を加算データＤＡに加算して出力する。That is, the adder circuit 96 receives the bipolar switching signal DIIILIN obtained via the buffer circuit 99 together with the identification signal obtained via the latch circuit 100 via the AND circuit 101, so that the logic level of the identification signal DJ is The value 1369 (that is, 2k M+
h) is added to the addition data DA and output.

その結果加算回路９６においては、加算データＤＡが負
数を表してなるときには、加算データＤＡに対して値１
３６９を加算したバイナリデータが得られ、逆に正数を
表してなるときには、加算データＤＡをそのまま出力す
る。As a result, in the addition circuit 96, when the addition data DA represents a negative number, the addition data DA has a value of 1.
When binary data is obtained by adding 369, and conversely represents a positive number, the added data DA is output as is.

かくして加算データＤＡをバイポーラのバイナリデータ
に変換して出力することができる。In this way, the added data DA can be converted into bipolar binary data and output.

これに対して加算回路９６は、バイポーラ切換信号り、
、ｔＩ、ｌが切り換わると、識別信号ＤＪの論理レベル
に無関係に加算データＤＡをそのまま出力する。On the other hand, the adder circuit 96 receives the bipolar switching signal,
, tI, and l are switched, the addition data DA is output as is, regardless of the logic level of the identification signal DJ.

その結果加算回路９６においては、バイポーラ切換信号
ＤＩ＋１を切り換えることにより、必要に応じてバイポ
ーラのバイナリデータを切り換えて出力することができ
る。As a result, in the adder circuit 96, by switching the bipolar switching signal DI+1, bipolar binary data can be switched and output as necessary.

加算回路９６は、当該１４ビツトのバイナリデータのう
ち上位１３ビツトをラッチ回路１０２及びバッファ回路
１０３を介して出力すると共に当該バイナリデータの最
、上位ビットを反転増幅回路１０４、ラッチ回路１０５
及びバッファ回路１０６を介して出力することにより、
バイポーラのバイナリデータとオフセットバイナリでな
るバイナリデータＤ３゜。を出力するようになされてい
る。The adder circuit 96 outputs the upper 13 bits of the 14-bit binary data via the latch circuit 102 and the buffer circuit 103, and outputs the most significant bit of the binary data to the inverting amplifier circuit 104 and the latch circuit 105.
And by outputting via the buffer circuit 106,
Binary data D3° consisting of bipolar binary data and offset binary. It is designed to output .

（Ｇ３）実施例の動作 以上の構成において、値７．１１．１３．１５及び１６
の法ｍ０〜ｍ４で表されるＲＮＳデータＩ）＋ｔｏは、
ＭＲＣの手法に基づいて順次スケールダウン処理されて
加算データＤ、に変換される。(G3) In the configuration above the operation of the example, the values 7.11.13.15 and 16
The RNS data I)+to represented by the modulus m0 to m4 is
The data is sequentially scaled down based on the MRC method and converted into addition data D.

このとき加算データＤＡを得る前の８ビツトの加算デー
タＤＡ４の段階で所定ビットに値１を加算することによ
り、当該加算ビットで丸め処理した加算データＤＡを得
ることができる。At this time, by adding the value 1 to a predetermined bit at the stage of the 8-bit addition data DA4 before obtaining the addition data DA, it is possible to obtain the addition data DA rounded by the addition bits.

さらにこのとき、法ｍ４を２のべき乗で表される値１６
に選定すると共に２のべき乗で表される値２４の法ｍ４
に関して最初にスケールダウン処理することにより、当
該スケールダウン処理に要するＲＯＭテーブル回路の構
成を簡略化し得ると共に、全体として節易な構成で加算
データＤＡを４ビツトだけスケーリング処理した加算デ
ータを出力することができる。Furthermore, at this time, the modulus m4 is the value 16 expressed as a power of 2.
and the value modulo m4 of 24 expressed as a power of 2.
By first scaling down the data, it is possible to simplify the configuration of the ROM table circuit required for the scale down process, and output the addition data obtained by scaling the addition data DA by 4 bits with an overall simple configuration. Can be done.

加算データＤＡのうち上位１２ビツトが加算回路９３に
おいて値１７１だけ加算され、その加算結果の最上位ビ
ットが加算データＤＡの値ＳＡが正数を表しているか否
かを識別する識別信号ＤＪとして出力される。The upper 12 bits of the addition data DA are added by a value of 171 in the addition circuit 93, and the most significant bit of the addition result is output as an identification signal DJ that identifies whether or not the value SA of the addition data DA represents a positive number. be done.

さらに加算データＤＡは、加算回路９６において識別信
号り、に基づいて値Ｏ又は値１３６９が加算され、その
結果負数を２の補数で表してなるバイポーラのバイナリ
データＤ、。。を得ることができる。Further, the addition data DA is added with the value O or the value 1369 based on the identification signal in the addition circuit 96, resulting in bipolar binary data D, in which the negative number is expressed as a two's complement number. . can be obtained.

さらに加算データＤＡにおいては、バイポーラ切換信号
Ｄ□いが切り換わると値Ｏから値２ｍ−１まで連続する
数を表すのバイナリデータＤ、。。Furthermore, in the addition data DA, binary data D represents a continuous number from the value O to the value 2m-1 when the bipolar switching signal D□ is switched. .

を得ることができる。can be obtained.

（Ｇ４）実施例の効果 以上の構成によれば、ＲＮＳデータを構成する法の１つ
を２のべき乗で表される値に選定すると共に当該法に関
して先ずスケールダウン処理することにより、全体とし
て簡易な構成でバイナリデータで表された加算データを
得ることができる。(G4) Effects of the Example According to the above configuration, one of the methods constituting the RNS data is selected as a value expressed as a power of 2, and the method is first scaled down, thereby simplifying the overall With this configuration, it is possible to obtain addition data expressed as binary data.

さらにこのとき、当該２のべき乗で表される法の指数部
でなる値のビット数だけ、ビットシフトした加算データ
を得るようにしたことにより、全体として簡易な構成の
デコーダ回路を得ることができる。Furthermore, at this time, by obtaining the added data that is bit-shifted by the number of bits of the value that is the exponent part of the law expressed by the power of 2, it is possible to obtain a decoder circuit with a simple configuration as a whole. .

（Ｇ５）他の実施例 （１）なお上述の実施例においては、ＲＮＳデータをバ
イナリデータに変換する際にスケーリング処理すると共
に丸め処理する場合について述べたが、本発明はこれに
限らず、必要に応じてスケーリング処理又は丸め処理す
るようにすれば良い。(G5) Other Embodiments (1) In the above-mentioned embodiments, the case where scaling processing and rounding processing are performed when converting RNS data into binary data has been described, but the present invention is not limited to this. Scaling processing or rounding processing may be performed depending on the .

（２）　　さらに上述の実施例においては、値７．１１
．１３．１５及び１６の５つの法ｍ（１〜ｍ４について
ＲＮＳデータからバイナリデータに変換する場合につい
て述べたが、法の数及び値はこれに限らず、必要に応じ
て種々の値に選定し得る。(2) Furthermore, in the above embodiment, the value 7.11
．． 13. The five moduli m of 15 and 16 (for 1 to m4, the case of converting RNS data to binary data has been described, but the number and value of moduli are not limited to this, and various values can be selected as necessary. obtain.

（３）さらに上述の実施例においては、加算データをバ
イポーラのバイナリデータに変換して出力する場合につ
いて述べたが、本発明はこれに限らず、必要に応じて例
えば直接出力するようにしても良い。(3) Furthermore, in the above-described embodiment, the case where the added data is converted into bipolar binary data and outputted is described, but the present invention is not limited to this, and it may be directly outputted as necessary. good.

（４）　　さらに上述の実施例においては、本発明をデ
ィジタル映像信号をフィルタリング処理するディジタル
フィルタ回路のデコーダ回路に適用した場合について述
べたが、本発明はこれに限らず、例えばオーディオ信号
、ビデオ信号等のディジタル信号処理回路に広（通用す
ることができる。(4) Further, in the above-described embodiments, a case has been described in which the present invention is applied to a decoder circuit of a digital filter circuit that performs filtering processing on a digital video signal, but the present invention is not limited to this. Can be widely used in digital signal processing circuits such as

Ｈ発明の効果 以上のように本発明によれば、ＲＮＳデータを構成する
剰余データの法の１つを２のべき乗で表される値に選定
すると共に当該法に関して先ずスケールダウン処理する
ことにより、スケールダウン処理に要する演算処理を簡
略化し得、か（して全体として簡易な構成のデコーダ回
路を得ることができる。H Effects of the Invention As described above, according to the present invention, one of the moduli of the residual data constituting the RNS data is selected as a value expressed as a power of two, and the modulus is first scaled down. The arithmetic processing required for scale-down processing can be simplified, and a decoder circuit with a simple configuration as a whole can be obtained.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明によるデコーダ回路の基本的構成を示す
ブロック図、第２図（Ａ）及び（Ｂ）は本発明によるデ
コーダ回路の一実施例を示すブロック図、第３図、第４
図及び第５図はその動作の説明に供する路線図、第６図
は信号処理回路の構成を示すブロック図、第７図はその
デコーダ回路の構成を示すブロック図である。 ３．３５．４０・・・・・・デコーダ回路、１３〜工５
．１７．２３．２５．３０．３６．５０〜５３．５７〜
５９．６５．６Ｇ、７０．７１．７８．７９・・・・・
・ＲＯＭテーブル回路、２２．３７．７６．８３．９３
．９６・・・・・・加算回路、９２・・・・・・データ
変換回路、９５．９８・・・・・・加算データ発生回路
。FIG. 1 is a block diagram showing the basic configuration of a decoder circuit according to the present invention, FIGS. 2(A) and (B) are block diagrams showing an embodiment of the decoder circuit according to the present invention, and FIGS.
5 and 5 are route diagrams for explaining its operation, FIG. 6 is a block diagram showing the configuration of the signal processing circuit, and FIG. 7 is a block diagram showing the configuration of the decoder circuit. 3.35.40...Decoder circuit, 13~Eng.5
．． 17.23.25.30.36.50~53.57~
59.65.6G, 70.71.78.79...
・ROM table circuit, 22.37.76.83.93
．． 96... Addition circuit, 92... Data conversion circuit, 95.98... Addition data generation circuit.

Claims (1)

【特許請求の範囲】 ＭＲＣの手法を用いてＲＮＳデータをバイナリデータに
復調するようになされたデコーダ回路において、 上記ＲＮＳデータを構成する各剰余データの法の１つを
２のべき乗で表される値に選定し、上記剰余データを上
記２のべき乗で表される値の法に関してスケールダウン
処理した後、残りの各法に関して順次スケールダウン処
理するようにしたことを特徴とするデコーダ回路。[Claims] In a decoder circuit configured to demodulate RNS data into binary data using an MRC method, one of the moduli of each residual data constituting the RNS data is expressed as a power of two. The decoder circuit is characterized in that after the residual data is scaled down with respect to the modulus of the value expressed by the power of 2, the decoder circuit is configured to sequentially scale down the residual data with respect to each of the remaining moduli.