JPH01176120A - Decoder circuit - Google Patents
Decoder circuitInfo
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- JPH01176120A JPH01176120A JP62336501A JP33650187A JPH01176120A JP H01176120 A JPH01176120 A JP H01176120A JP 62336501 A JP62336501 A JP 62336501A JP 33650187 A JP33650187 A JP 33650187A JP H01176120 A JPH01176120 A JP H01176120A
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Abstract
Description
【発明の詳細な説明】 以下の順序で本発明を説明する。[Detailed description of the invention] The present invention will be explained in the following order.
A産業上の利用分野
B発明の概要
C従来の技術(第6図及び第7図)
D発明が解決しようとする問題点(第6図及び第7図)
E問題点を解決するための手段(第1図)F作用(第1
図)
G実施例(第1図〜第5図)
(G1)実施例の原理(第1図)
(G2)実施例の構成(第2図〜第5図)(G3)実施
例の動作(第2図〜第5図)(G4)実施例の効果
(G5)他の実施例
H発明の効果
A産業上の利用分野
本発明はデコーダ回路に関し、例えばディジタルフィル
タ回路等のディジタル信号処理回路に適用して好適なも
のである。A: Industrial field of application B: Outline of the invention C: Prior art (Figs. 6 and 7) D: Problems to be solved by the invention (Figs. 6 and 7) E: Means for solving the problems (Fig. 1) F action (1st
Figure) G Example (Figures 1 to 5) (G1) Principle of the Example (Figure 1) (G2) Structure of the Example (Figures 2 to 5) (G3) Operation of the Example ( (Figs. 2 to 5) (G4) Effects of the embodiment (G5) Other embodiments H Effects of the invention A Industrial application field The present invention relates to a decoder circuit, for example, a digital signal processing circuit such as a digital filter circuit. It is suitable for application.
B発明の概要
′本発明は、MRCの手法を用いてRNSデータをバイ
ナリデータに復調するデコーダ回路において、法の1つ
を2のべき乗で表される値に設定すると共に最初に当該
法に関してスケールダウン処理することにより、全体と
して簡易な構成のデコーダ回路を得ることができる。B. Summary of the Invention' The present invention provides a decoder circuit that demodulates RNS data into binary data using an MRC technique, in which one of the moduli is set to a value expressed as a power of 2, and the modulus is first scaled with respect to the modulus. By performing the down processing, a decoder circuit having a simple configuration as a whole can be obtained.
C従来の技術
従来、ディジタル信号処理回路においては、−剰余演算
法を利用して演算処理するシステム(residue
number system (RN S ) )が提
案されている( r I RE transactio
ns on electronic computer
s J Vol、 EL−8,No、6. June
1959 +pp。C. Conventional technology Conventionally, in digital signal processing circuits, systems that perform arithmetic processing using the -residue arithmetic method (residue
number system (RNS)) has been proposed (r I RE transaction
ns on electronic computer
s J Vol, EL-8, No, 6. June
1959 +pp.
140−147 r I EEE computer
J Vol、17 、 No。140-147 r I EEE computer
J Vol, 17, No.
5 、 May 1984. pp、5O−61)。5, May 1984. pp, 5O-61).
この手法を用いてディジタル信号処理システムとして例
えばディジタルフィルタ回路を構成すれば、演算処理の
際の桁上げ処理が不要になることから、高精度かつ高速
度でディジタル信号を演算処理することができる。(「
電早通儒学会論文誌J 84/4 Vol、 J67
−1) No、4 pp、 536−543) 。If, for example, a digital filter circuit is constructed as a digital signal processing system using this method, carry processing during arithmetic processing becomes unnecessary, so that digital signals can be arithmetic-processed with high accuracy and high speed. (“
Denhayatsu Confucian Society Journal J 84/4 Vol, J67
-1) No, 4 pp, 536-543).
すなわち第6図に示すように、エンコーダ回路1は、バ
イナリコードの入力データ(以下バイナリデータと呼ぶ
)で構成されたディジタル映像信号DIllを受け、こ
れを互いに素な関係の例えば4つの正の整数fno 、
rflt % rnz 、msで剰余演算してそれぞれ
整数m6、ml、mt、m、に対応する剰余データをデ
ィジタルフィルタ回路2に出力する。That is, as shown in FIG. 6, the encoder circuit 1 receives a digital video signal DIll composed of binary code input data (hereinafter referred to as binary data), and converts it into four positive integers having a mutually prime relationship. fno,
A remainder calculation is performed using rflt % rnz and ms, and remainder data corresponding to integers m6, ml, mt, and m, respectively, are output to the digital filter circuit 2.
その結果、ディジタルフィルタ回路2には、法mo 、
ml、mz 、mzによって表される剰余データで構成
されるデータDm+ (以下RNSデータと呼ぶ)が得
られ、これをそれぞれ演算処理することにより、バイナ
リデータを直接演算処理する場合に比して格段的に高速
度で、所望の演算処理を実行することができる。As a result, the digital filter circuit 2 has moduli mo,
Data Dm+ (hereinafter referred to as RNS data) consisting of residual data represented by ml, mz, and mz is obtained, and by processing each of these data, the processing efficiency is significantly greater than when binary data is directly processed. Desired arithmetic processing can be executed at high speed.
デコーダ回路3は、第7図に示すように、例えばM R
C(mixed radix conversion)
の手法、剰余定理とそのコンピュータ技術への応用(r
residue aritbmetic and it
s application to computer
technologyJ 1967 )に基づいて、
ディジタルフィルタ回路2から出力されるRNSデータ
D8゜をバイナリデータに復調してディジタル信号D3
゜として出力する。As shown in FIG. 7, the decoder circuit 3 includes, for example, M R
C (mixed radix conversion)
method, the remainder theorem and its application to computer technology (r
residue aritbmetic and it
s application to computer
technology J 1967),
The RNS data D8° output from the digital filter circuit 2 is demodulated into binary data to generate a digital signal D3.
Output as ゜.
すなわち法m(1、m1% mz及びm、に関する剰余
データD、 、D、 、Dt及びD3で構成されたRN
SデータD8゜のうち、法mo、m、及びm2に関する
剰余データD0、DI及びD2をラッチ回路10.11
及び12を介してROM (read only me
+wory)テーブル回路13.14及び15にそれぞ
れ与える。That is, the modulus m(1, m1% mz and m, RN composed of the remainder data D, , D, , Dt and D3
Of the S data D8°, residual data D0, DI, and D2 regarding moduli mo, m, and m2 are stored in the latch circuit 10.11.
and ROM (read only me
+wory) are given to table circuits 13, 14 and 15, respectively.
さらにROMテーブル回路13.14及び15は、法m
3に関する剰余データD3をラッチ回路16を介して受
け、剰余データDo 、DI 、Dz及びり、の値に対
応する所定の剰余データD、。、DIt及びDItを出
力する。Furthermore, the ROM table circuits 13, 14 and 15 are
3 through the latch circuit 16, and predetermined residual data D corresponding to the values of the residual data Do, DI, Dz, and . , DIt and DIt are output.
すなわち法m1に関するXの剰余を記号MODを用いて
次式、
r 、= xMODml −−(1
)で表して、次式、
1=(Xi−X)門ODm、 ・・−
(2)0≦Xi<m、 ・・・・・
・(3)で表される(I!!X =を法m!に関するX
の乗法送元と定義する。In other words, the remainder of X with respect to modulus m1 can be expressed as
), the following formula, 1=(Xi-X) gate ODm, ・・−
(2) 0≦Xi<m, ...
・X with respect to (I!!X = modulo m!) expressed in (3)
is defined as the multiplicative source of .
ROMテーブル回路13は、剰余データD0及びD3の
値をr、及びr、とおき、法m0に関する値m、(すな
わち剰余データD、の法でなる)の乗法送元XOIを用
いて、次式、
r l@= ((r o −r s)・X 113)
MODm。The ROM table circuit 13 sets the values of the remainder data D0 and D3 as r and r, and uses the multiplicative source XOI of the value m regarding the modulus m0 (that is, the modulus of the remainder data D) to form the following equation. , r l@= ((ro − r s)・X 113)
M.O.D.m.
・・・・・・(4) で表される値rlOの剰余データD10を出力する。・・・・・・(4) The remainder data D10 of the value rlO expressed by is output.
因に、この明細書においては、所定の法に関する乗法送
元を用いて(4)式で表されるような剰余データを得る
処理を、それぞれスケールダウン処理と呼び、乗法送元
が法miに関する法m、の乗法送元X!Jでなるときこ
れを法m、に関するスケールダウン処理と呼ぶ。Incidentally, in this specification, the process of obtaining the remainder data as expressed by equation (4) using a multiplicative source related to a predetermined modulus is called scale-down processing, and when the multiplicative source is related to the modulus mi, Multiplicative source X of modulo m! When J, this is called scale-down processing for the modulus m.
これに対してROMテーブル回路14は、剰余データD
、の値をrlとおき、法m、に関する値m3の乗法逆光
XI3を用いて、次式、r、、= ((rt ’rs
LX+s)MODm+・・・・・・(5)
で表される値r、の剰余データD11を出力する。On the other hand, the ROM table circuit 14 stores the surplus data D.
Let the value of , be rl, and use the multiplicative backlighting XI3 of the value m3 with respect to the modulus m, and use the following formula, r, , = ((rt 'rs
LX+s)MODm+...(5) Outputs the remainder data D11 of the value r expressed as follows.
さらにROMテーブル回路15は、剰余データD2の値
をr2とおき、法m、に関する値m、の乗法逆光XZ3
を用いて、次式、
r +t= ((r z−r sL Xzs) MOD
mz・・・・・・(6)
で表される値rI!の剰余データDltを出力する。Further, the ROM table circuit 15 sets the value of the remainder data D2 as r2, and calculates the multiplicative backlight XZ3 of the value m with respect to the modulus m.
Using the following formula, r + t= ((r z-r sL Xzs) MOD
mz...(6) Value rI! The remainder data Dlt is output.
かくしてROMテーブル回路13.14及び15は、そ
れぞれ法m3に関してRNSデータDIOをスケールダ
ウン処理して剰余データD8゜、Dll及びI)rzを
出力するスケールダウン処理手段を構成する。Thus, the ROM table circuits 13, 14 and 15 constitute scale-down processing means for scaling down the RNS data DIO with respect to the modulus m3 and outputting the residual data D8°, Dll and I)rz.
ROMテーブル回路17は、ラッチ回路16及び18を
介して法m3の剰余データD3を受けると共にラッチ回
路19を介してROMテーブル回路15から出力される
剰余データD1つを受け、次式、
Sa+= r rz”ms+ r s ””
・・(7)で表される値SAIの加算データDAIをラ
ッチ回路20及び21を介して加算回路22に出力する
。The ROM table circuit 17 receives the remainder data D3 of the modulus m3 via the latch circuits 16 and 18, and receives one piece of remainder data D output from the ROM table circuit 15 via the latch circuit 19. rz”ms+rs””
...The addition data DAI of the value SAI expressed by (7) is output to the addition circuit 22 via the latch circuits 20 and 21.
か(してROMテーブル回路17は、剰余データDlt
を法m、で乗算処理する乗算手段を構成すると共に、そ
の結果帯られる乗算データ(rt□・m3)と、剰余デ
ータD、とを加算する加算手段を構成する。(Then, the ROM table circuit 17 stores the surplus data Dlt
It constitutes a multiplication means that multiplies by the modulus m, and also constitutes an addition means that adds the resultant multiplication data (rt□·m3) and the remainder data D.
これに対してROMテーブル回路23は、ラッチ回路2
4及び19を介して剰余データD1゜及びD1□を受け
、法m、に関する値m、(すなわち剰余データD2の法
でなる)の乗法逆光X。2を用いて、次式、
rzo= ((rho f’+z)・Xoz) MO
Dm。On the other hand, the ROM table circuit 23
4 and 19 through the remainder data D1° and D1□, and the multiplicative backlight X of the value m, (that is, modulo of the remainder data D2) with respect to the modulus m. 2, the following formula, rzo= ((rho f'+z)・Xoz) MO
Dm.
・・・・・・ (8) で表される値r2゜の剰余データD!。を出力する。・・・・・・(8) Remainder data D! of the value r2° expressed by . Output.
これに対してROMテーブル回路25は、ラッチ回路2
6及び19を介して剰余データD、及びDllを受け、
法m、に関する値m8の乗法逆光X1tを用いて、次式
、
rz+= ((rho r+zLX+z)MODm。On the other hand, the ROM table circuit 25
Receives surplus data D and Dll via 6 and 19,
Using the multiplicative backlight X1t of the value m8 with respect to the modulus m, the following formula: rz+= ((rho r+zLX+z)MODm.
・・・・・・(9) で表される値rz+の剰余データDzlを出力する。・・・・・・(9) The remainder data Dzl of the value rz+ expressed by is output.
かくしてROMテーブル回路23及び25は、それぞれ
法m!に関してスケールダウン処理して剰余データD2
゜及びD□を出力するスケールダウン処理手段を構成す
る。Thus, the ROM table circuits 23 and 25 each have a modulus m! The remaining data D2 is scaled down with respect to
A scale-down processing means is configured to output ° and D□.
ROMテーブル回路30は、ROMテーブル回路23及
び25から出力される剰余データI)to及びDzlを
ラッチ回路31及び32を介して受け、次式、
S At= r 26−m、−rn、−m3 + r
zl−mz−m3・・・・・・ (10)
で表される値S。の加算データDA□をラッチ回路27
を介して加算回路22に出力する。The ROM table circuit 30 receives the residual data I)to and Dzl output from the ROM table circuits 23 and 25 via the latch circuits 31 and 32, and calculates the following equation, S At = r 26-m, -rn, -m3 + r
zl-mz-m3... (10) Value S expressed as: The latch circuit 27 adds the added data DA□.
The signal is output to the adder circuit 22 via the adder circuit 22.
その結果加算回路22を介して(7)式及び(10)式
から、次式、
5a=Sa++SAz
” r go・rn、−n’t、・rn3+ r z1
拳Tnz・rn3+ r +z6ms + r s
−−(11)の関係式で表される値SAのバイ
ナリコードで表された出力データを得ることができ、法
m0〜m3の剰余データD0〜D、で構成されたRNS
データDI@をバイナリデータD1.に変換することが
できる。As a result, from equations (7) and (10) via the addition circuit 22, the following equation is obtained:
Fist Tnz・rn3+ r +z6ms + r s
--The output data expressed by the binary code of the value SA expressed by the relational expression (11) can be obtained, and the RNS composed of the remainder data D0 to D of moduli m0 to m3 can be obtained.
Data DI@ is converted into binary data D1. can be converted to .
従って当該MRCの手法においては、所定の法に関する
スケールダウン処理を順次並列的に操り返すことにより
、段階的にスケールダウン処理に要する剰余データの数
を低減してRNSデータの法に対応する複数の剰余デー
タを得、当該剰余デ−夕を所定の法を用いて乗算処理し
た後、加算データを得ことにより、RNSデータをバイ
ナリデータに変換するようになされた手法でなる。Therefore, in the MRC method, the number of surplus data required for the scale-down process is reduced step by step by repeating the scale-down process related to a predetermined modulus in parallel, and the number of residual data corresponding to the RNS data modulus is This method converts RNS data into binary data by obtaining residual data, multiplying the residual data using a predetermined method, and then obtaining addition data.
D発明が解決しようとする問題点
ところが、この種のデコーダ回路においては、順次段階
的にスケールダウン処理するようになされているため、
全体の構成が大規模になることを避は得す、このためデ
コーダ回路全体の構成が煩雑になることを避は得ない問
題があった。D Problems to be Solved by the Invention However, in this type of decoder circuit, scale down processing is performed in a stepwise manner.
It is inevitable that the overall configuration becomes large-scale, and therefore, there is a problem in that the overall configuration of the decoder circuit inevitably becomes complicated.
本発明は以上の点を考慮してなされたもので、全体とし
て簡易な構成のデコーダ回路を提案しようとするもので
ある。The present invention has been made in consideration of the above points, and aims to propose a decoder circuit having an overall simple configuration.
E問題点を解決するための手段
かかる問題点を解決するため本発明においては、MRC
の手法を用いてRNSデータDil(+をバイナリデー
タD!10に復調するようになされたデコーダ回路35
において、RNSデータDR0を構成する各剰余データ
D0、DI、Dよ、D、の法m0、m、 、m、 、m
zの1つを2のべき乗で表される値2Lに選定し、剰余
データD0、DI、D2を2のべき乗で表される値2L
の法m、に関してスケールダウン処理した後、残りの各
法m6、m、、m=に関して順次スケールダウン処理す
るようにする。EMeans for solving the problem In order to solve the problem, in the present invention, MRC
The decoder circuit 35 is configured to demodulate the RNS data Dil(+ into binary data D!10 using the method of
, the moduli m0, m, , m, , m of each residual data D0, DI, D, D, constituting the RNS data DR0
One of z is selected as a value 2L expressed as a power of 2, and the remainder data D0, DI, and D2 are selected as a value 2L expressed as a power of 2.
After scaling down the modulus m, the remaining moduli m6, m, , m= are sequentially scaled down.
F作用
最初にスケールダウン処理する法m3を2のべき乗で表
される値2Lに選定することにより、残りの法ml 、
ffl @ −、rn 3でスケールダウン処理した結
果得られる剰余データの加算処理を簡略化し得、かくし
てデコーダ回路全体の構成を簡略化することができる。F action By first selecting the modulus m3 to be scaled down to a value 2L expressed as a power of 2, the remaining modulus ml,
It is possible to simplify the addition process of the residual data obtained as a result of the scale down process with ffl@-, rn3, and thus the configuration of the entire decoder circuit can be simplified.
G実施例 以下図面について、本発明の一実施例を詳述する。G example An embodiment of the present invention will be described in detail below with reference to the drawings.
(G1)実施例の原理
第7図との対応部分に同一符号を付して示す第1図にお
いて、35は全体としてデコーダ回路を示し、最初にR
NSデータDつ。をスケールダウン処理する剰余データ
D、の法m3を2のべき乗で表される値2Lに選定する
。(G1) Principle of Embodiment In FIG. 1, in which parts corresponding to those in FIG.
NS data D. The modulus m3 of the residual data D, which is to be scaled down, is selected to be a value 2L expressed as a power of 2.
このようにすれば、(11)式から次式5II=r!o
−ml・mt・2L+r!1・m=・2L+ r 1g
・2 L+ r :I ・・・−(12)の
関係式で表される値S、の加算データを出力するように
すれば、RNSデータD1゜をバイナリデータD3゜に
復調することができる。In this way, from equation (11), the following equation 5II=r! o
-ml・mt・2L+r! 1・m=・2L+r 1g
・2L+r:I . . . If the summed data of the value S expressed by the relational expression (12) is output, the RNS data D1° can be demodulated into binary data D3°.
このことは、(12)式の右辺第1項、第2項及び第3
項において、それぞれ剰余データDよ。、I)z+及び
Dltの値rzo、rt+及びr+zに対して値m1−
mz−m3 、mz−m=及びm、を乗算処理する代わ
りに、値m1−m2 、mz及び1を乗算処理した後、
2のべき乗で表してなる法m3の指数部の値したけビッ
トシフトして剰余データr、に加算するようにしても、
RNSデータを復調することができることを意味してお
り、その分RNSデータを復調する際の演算処理作業を
簡略化し得ることを意味している。This means that the first, second, and third terms on the right side of equation (12)
In each term, the remainder data D. , I) For the values rzo, rt+ and r+z of z+ and Dlt, the value m1-
Instead of multiplying mz-m3, mz-m= and m, after multiplying the values m1-m2, mz and 1,
Even if the value of the exponent part of modulus m3 expressed as a power of 2 is shifted by the number of bits and added to the remainder data r,
This means that the RNS data can be demodulated, which means that the arithmetic processing work when demodulating the RNS data can be simplified accordingly.
具体的には、ROMテーブル回路30に代えてROMテ
ーブル回路36を設けるようにして、次式
%式%(13)
の関係式で表される加算データI)izを、加算回路3
7に出力するようにする。Specifically, a ROM table circuit 36 is provided in place of the ROM table circuit 30, and the addition data I)iz expressed by the following relational expression % expression % (13) is transferred to the addition circuit 3.
7.
さらにROMテーブル回路17を省略して剰余データD
3及びI)+zをラッチ回路20及び21と、ラッチ回
路38及び39を介して直接加算回路37に出力するよ
うにする。Furthermore, the ROM table circuit 17 is omitted and the remainder data D
3 and I)+z are directly output to the adder circuit 37 via the latch circuits 20 and 21 and the latch circuits 38 and 39.
加算回路37においては、剰余データD3に対して加算
データI)at及び剰余データD I 2を上位ビット
側へLビットビットシフトさせてそれぞれ剰余データD
3及びI)ttと、加算データD0を加算して出力する
。In the addition circuit 37, the addition data I)at and the remainder data DI2 are shifted by L bits to the upper bit side with respect to the remainder data D3, and the remainder data D3 are added to the remainder data D3.
3 and I) tt and addition data D0 are added and output.
従って加算回路37を介して次式
%式%(14)
の関係式で表される値S3の加算データを得ることがで
き、(13)式を代入すれば、MRCの手法に基づいて
復調されたバイナリデータD3゜が得られることが解る
。Therefore, it is possible to obtain the addition data of the value S3 expressed by the following relational expression % expression % (14) through the addition circuit 37, and by substituting the expression (13), it can be demodulated based on the MRC method. It can be seen that binary data D3° can be obtained.
かくして、最初にスケールダウン処理する法m、を2の
べき乗で表される値2Lに選定したことにより、(12
)式右辺第3項で表される剰余データを出力するROM
テーブル回路を省略することができる。Thus, by first selecting the modulus m to be scaled down to the value 2L expressed as a power of 2, (12
) A ROM that outputs the remainder data represented by the third term on the right side of the equation.
The table circuit can be omitted.
さらにROMテーブル回路36においては、(11)式
右辺第1項及び第2項に対応して、法m。Furthermore, in the ROM table circuit 36, the modulus m corresponds to the first and second terms on the right side of equation (11).
を乗算処理しなければならないものを、(12)式に対
応して法m、・m8及び法m8について乗算処理した剰
余データを出力すれば良(、その分ROMテーブル回路
36の構成を簡略化することができる。, it is sufficient to output the remainder data obtained by multiplying the modulus m, . can do.
(G2)実施例の構成
第2図において、40は全体としてデコーダ回路を示し
、値7.11.13及び15の法m0、ml、mt及び
m、に加えて2のべき乗で表される値16の法m4を用
いて表されたRNSデータDI@をMRCの手法を用い
てバイナリデータに変換する。(G2) Configuration of Example In FIG. 2, 40 indicates the decoder circuit as a whole, and in addition to the values 7, 11, 13, and the modulus of 15 m0, ml, mt, and m, the value is expressed as a power of 2. The RNS data DI@ expressed using the modulus m4 of 16 is converted into binary data using the MRC method.
すなわち、RNSデータDえ。を構成する剰余データD
o 、Dr 、Dz及びD3 (すなわち法m、、m
、、m=及びm、に対応する)をそれぞれバッファ回路
41.42.43及び44とラッチ回路45.46.4
7及び48を介してROMテーブル回路50.51.5
2及び53にそれぞれ受ける。−
ROMテーブル回路50.51.52及び53は、それ
ぞれ剰余データDo 、Dr 、Dz及びり、に加えて
バッファ回路54及びラッチ回路55を介して法m4が
値16でなる剰余データD4を受け、それぞれ法no
、m、 、mz及びm、の剰余データI)to、Do、
I)+z及びI)+sを出力する。That is, RNS data D. The remainder data D that constitutes
o , Dr , Dz and D3 (i.e. modulo m,, m
, , m= and m) are buffer circuits 41, 42, 43 and 44 and latch circuits 45, 46, 4, respectively.
ROM table circuit 50.51.5 via 7 and 48
2 and 53 respectively. - ROM table circuits 50, 51, 52 and 53 receive remainder data D4 whose modulus m4 has a value of 16 via a buffer circuit 54 and a latch circuit 55 in addition to the remainder data Do, Dr, Dz and R, respectively; Each law no.
, m, , mz and m, remainder data I) to, Do,
Output I)+z and I)+s.
すなわち、値? 、IL 13及び15の法m、6 、
mI、m2及びm3に関する値16(すなわち法m4で
なる)の乗法逆光をそれぞれ値X、いxlいzz4及び
xsaとおいて、次式、
r、。= ((re reLXoa) MOD
m。i.e. value? , IL 13 and 15 modulus m, 6,
Letting the multiplicative backlighting of the value 16 (that is, modulo m4) for mI, m2, and m3 to be the values X, xl, zz4, and xsa, respectively, the following equation: r. = ((re reLXoa) MOD
m.
・・・・・・ (15)
r r1= ((r Ir +)・x +a) M
ODml・・・・・・ (16)
rrt= (D! re)・Xz4)MODmz
・・・・・・ (17)
r、、= ((r3 r<:Lxsd MODm
。・・・・・・ (15) r r1= ((r Ir +)・x +a) M
ODml・・・・・・ (16) rrt= (D! re)・Xz4) MODmz
...... (17) r,,= ((r3 r<:Lxsd MODm
.
・・・・・・ (18)
で表される(il r lo、 11% rlt及びr
esの剰余デ−タD1゜、DIl、D1雪及びI)+s
を出力して2のべき乗で表される値16の法m4に関し
てスケールダウン処理する。...... (18) Expressed as (il r lo, 11% rlt and r
Residual data of es D1゜, DIl, D1 snow and I)+s
is output and scaled down processing is performed with respect to the modulo m4 of 16, which is expressed as a power of 2.
ROMテーブル回路57.58及び59は、ラッチ回路
60.61及び62を介して剰余データDIG、Dll
及びI)+zをそれぞれ受けると共にラッチ回路63を
介して剰余データDI3を受け、それぞれ法m0、ml
及びm2の剰余データI)to、I)z+及びI)zz
を出力する。The ROM table circuits 57, 58 and 59 receive surplus data DIG, Dll via latch circuits 60, 61 and 62.
and I)+z, and receive the remainder data DI3 via the latch circuit 63, and receive the moduli m0 and ml, respectively.
and the remainder data of m2 I) to, I) z+ and I) zz
Output.
すなわち、値7.11及び13の法m@、m、及びm2
に関する値15(すなわち法m3でなる)の乗法逆光を
、それぞれ値XO3、X13及びX+3とおいて、次式
、
r、。= ((rho res)・xos) MOD
m。That is, the moduli m@, m, and m2 of the values 7.11 and 13
The multiplicative backlighting of value 15 (i.e. modulo m3) with respect to values XO3, X13 and X+3 respectively, the following equation: r. = ((rho res)・xos) MOD
m.
・・・・・・(19)
r t1= (D ++−r +、)・X+3) MO
Drn。・・・・・・(19) r t1= (D ++−r +,)・X+3) MO
Drn.
・・・・・・(20) rtz= (Drz re5LXz、) MODm。・・・・・・(20) rtz = (Drz re5LXz,) MODm.
・・・・・・(21)
で表される値r2゜、r□及びr、の剰余データD2゜
、Dtl及びDttを出力して法m、に関してスケール
ダウン処理する。(21) The residual data D2°, Dtl, and Dtt of the values r2°, r□, and r expressed by the following are output and scaled down with respect to the modulus m.
さらにROMテーブル回路65及び66は、ラッチ回路
67及び68を介して剰余データDtO及びD!1をそ
れぞれ受けると共にラッチ回路69を介して剰余データ
Dt□を受け、法m、及びm8の剰余データD、。及び
Ds+を出力する。Furthermore, the ROM table circuits 65 and 66 receive the residual data DtO and D! via latch circuits 67 and 68. 1 and receives remainder data Dt□ through the latch circuit 69, modulo m, and remainder data D of m8. and Ds+ are output.
すなわち、値7及び11の法m0及びm、に関する値1
3(すなわち法m2でなる)の乗法送元を値X6を及び
x1□とおき、次式
%式%
で表される値r、。及びr31の剰余データD3゜及び
D31を出力して法m2に関してスケールダウン処理す
る。That is, the values 1 for the moduli m0 and m of the values 7 and 11
3 (that is, modulo m2) is set to the values X6 and x1□, and the value r is expressed by the following formula. and r31, the residual data D3° and D31 are output and scaled down with respect to the modulus m2.
ROMテーブル回路70及び71は、当該剰余データD
3゜及びD31をラッチ回路72及び73を介して受け
、次式
%式%
で表される値SA3の加算データDA3の上位6ビ゛ノ
ド及び下位8ビツトの加算データ D asu及びD
A3Lをそれぞれラッチ回路74及び75を介して加算
回路76に出力する。The ROM table circuits 70 and 71 store the surplus data D.
3° and D31 are received through latch circuits 72 and 73, and the upper 6 bits and lower 8 bits of the added data DA3 of the value SA3 are expressed by the following formula % formula % D asu and D
A3L is output to an adder circuit 76 via latch circuits 74 and 75, respectively.
これに対してROMテーブル回路78及び79は、ラッ
チ回路69及びラッチ回路80を介して剰余データDt
z及び剰余データDI3を受け、次式3式%
で表される値SA4の加算データDaaの上位4ビ・ン
ト及び下位4ビツトの加算データ DA4u及びDA4
Lをそれぞれラッチ回路81及び82を介して加算回路
83に出力する。On the other hand, the ROM table circuits 78 and 79 pass the surplus data Dt through the latch circuit 69 and the latch circuit 80.
z and the remainder data DI3, the addition data DA4u and DA4 of the upper 4 bits and lower 4 bits of the addition data Daa of the value SA4 expressed by the following formula 3 %
L is output to an adder circuit 83 via latch circuits 81 and 82, respectively.
加算回路83は、デコーダ回路85から反転増幅回路8
6.87及び88を介して出力される加算データDCI
を加算データDA4LI及びD^4Lに加算した後、ラ
ッチ回路89及び90を介して当該加算結果を加算回路
76に出力する。The adder circuit 83 connects the decoder circuit 85 to the inverting amplifier circuit 8.
6. Addition data DCI output via 87 and 88
is added to the addition data DA4LI and D^4L, and then the addition result is output to the addition circuit 76 via the latch circuits 89 and 90.
か(して加算回路76においては、デコーダ回路85か
ら出力される加算データDCIO値が値0のとき、(2
4)式及び(25)式から次式、Sa”r 3o−m+
−m、・m、+ r、、−m、、m。(Then, in the addition circuit 76, when the addition data DCIO value output from the decoder circuit 85 is 0, (2
From equation 4) and equation (25), the following equation, Sa”r 3o-m+
−m,・m,+r,,−m,,m.
+ rH・m3+ r 13
=r3゜・11・13・15+rs+・13・15+
r zz45+ r 13 ・・・・”
(26)の関係式で表される値SAの加算結果を得るこ
とができる。+ rH・m3+ r 13 = r3゜・11・13・15+rs+・13・15+
rzz45+r13..."
The addition result of the value SA expressed by the relational expression (26) can be obtained.
従って次式、
SA=SA−m4+ra
−(r、。・11・13・15”rzt・13・15+
r zz45 + r 13) 46 + r 4=
rso41434546+rsI434546+ r
zt4546+ r +!’16+ r a・・・・・
・ (27)
の関係式で表されるように演算処理すれば、RNSデー
タDRnを値SAのバイナリデータに復調することがで
きる。Therefore, the following formula, SA=SA-m4+ra - (r,.・11・13・15”rzt・13・15+
r zz45 + r 13) 46 + r 4=
rso41434546+rsI434546+ r
zt4546+r+! '16+ r a...
- By performing arithmetic processing as expressed by the relational expression (27), the RNS data DRn can be demodulated into binary data of the value SA.
従ってこの場合、加算結果SAを2のべき乗で表された
法m4の指数部の値4に対応して4ビツトだけビットシ
フトした後、値r4でなる剰余データD、を加算するよ
うにすれば、MRCの手法で表される加算データを得る
ことができる。Therefore, in this case, after bit-shifting the addition result SA by 4 bits corresponding to the value 4 of the exponent part of the modulus m4 expressed as a power of 2, the remainder data D consisting of the value r4 is added. , it is possible to obtain addition data expressed by the MRC method.
従って、最初にスケールダウン処理する法m4を2のべ
き乗で表される値24に設定したことにより、4ビツト
ビツトシフトして剰余データD4を加算すればRNSデ
ータD16をバイナリデータに復調し得、(27)式右
辺第4項で表される値r13・16の乗算データを出力
するROMテーブル回路を省略することができると共に
ROMテーブル回路70及び71と78及び79におい
ては、値16を乗算処理する必要がないのでその分RO
Mテーブル回路の構成を簡略化することができ、かくし
て全体として簡易な構成のデコーダ回路40を得ること
ができる。Therefore, by first setting the modulus m4 for scaling down processing to the value 24 expressed as a power of 2, it is possible to demodulate the RNS data D16 to binary data by shifting it by 4 bits and adding the remainder data D4. The ROM table circuit that outputs the multiplication data of the value r13.16 expressed by the fourth term on the right side of equation (27) can be omitted, and the ROM table circuits 70, 71, 78, and 79 perform multiplication processing of the value 16. There is no need to do so, so RO
The configuration of the M-table circuit can be simplified, and thus the decoder circuit 40 can have a simple configuration as a whole.
さらにこの実施例においては、加算回路76において(
27)式で表される加算データに代えて、(26)式で
表される14ビツトの加算データDAを出力することに
より、スケーリング処理した加算データDAを出力する
ようになされている。Furthermore, in this embodiment, in the adder circuit 76 (
By outputting the 14-bit addition data DA expressed by equation (26) instead of the addition data expressed by equation (27), the scaled addition data DA is output.
すなわちMRCの手法を用いて、法m0〜m4で表され
るR N Sデータから得られる加算データにおいては
、法m0〜m4の最小公倍数が次式、=7・11・13
・15・16
= 240240 ・・・・・・
(28)で表されることから、次式、
2″弓−1≦240239≦2”−1・・・・・・(2
9)で表される関係式を解いてn=18の値が得られ、
全体として18ビツトのバイナリデータでRNSデータ
D10を表すことができる。That is, in the addition data obtained from the RNS data represented by the moduli m0 to m4 using the MRC method, the least common multiple of the moduli m0 to m4 is as follows: =7・11・13
・15・16 = 240240 ・・・・・・
(28), the following formula, 2″ bow-1≦240239≦2”-1 (2
By solving the relational expression expressed in 9), the value n = 18 is obtained,
As a whole, the RNS data D10 can be represented by 18-bit binary data.
従って(27)式で表される加算データを得るようにす
ると、加算回路76に代えて18ビツトの加算回路を用
意しなければならず、その分別算回路の構成が大型化し
、デコーダ回路40全体の構成が煩雑化する問題がある
。Therefore, in order to obtain the addition data expressed by equation (27), an 18-bit addition circuit must be prepared in place of the addition circuit 76, and the configuration of the division circuit becomes large, and the entire decoder circuit 40 There is a problem that the configuration becomes complicated.
この問題を解決するためこの実施例においては、18ビ
ツトの加算データを予め4ビット分切り下げることによ
り、14ビツトの加算データDAを出力するようになさ
れている。In order to solve this problem, in this embodiment, the 18-bit addition data is rounded down by 4 bits in advance to output the 14-bit addition data DA.
すなわちスケーリング処理する際には、(27)式で表
される値SAを2のべき乗で表される値例えば値24
(すなわち法m4の値と等しい値でなる)で除算した後
、剰余を除いて出力すれば良い。That is, when performing scaling processing, the value SA expressed by equation (27) is converted to a value expressed as a power of 2, for example, the value 24.
(that is, a value equal to the value of modulo m4), and then output after removing the remainder.
このとき、法m4を値16に設定して最初にスケールダ
ウン処理したことにより、法m4の剰余データD4の値
r4が当該スケーリング処理の際得られる剰余に相当し
、法m4の値16を2のべき乗で表してなる指数部の値
4が、スケーリング処理するビット数に相当する。At this time, by setting the modulus m4 to the value 16 and performing the scaling down process first, the value r4 of the remainder data D4 of the modulo m4 corresponds to the remainder obtained during the scaling process, and the value 16 of the modulo m4 is The value 4 of the exponent part expressed as a power of 4 corresponds to the number of bits to be subjected to scaling processing.
すなわち、(27)式で表される加算データをスケーリ
ング処理して4ビット切り下げる際には、(26)式で
表されるROMテーブル回路70.71.78及び79
から出力される加算データDA3LI −、DA3L
、DA4Ll及びD A4Lをそのまま加算するだけで
、値16で除算したスケーリング処理を実行することが
できる。That is, when scaling the addition data expressed by equation (27) and rounding down by 4 bits, the ROM table circuits 70, 71, 78 and 79 expressed by equation (26)
Addition data DA3LI −, DA3L output from
, DA4Ll and DA4L can be simply added to execute the scaling process of dividing by the value 16.
かくして法m4を値16に設定すると共に当該法m4に
関して最初にスケールダウン処理することにより、スケ
ーリング処理する際の加算回路の構成を簡略化すること
ができ、その分デコーダ回路40全体の構成を簡略化す
ることができる。In this way, by setting the modulus m4 to a value of 16 and first performing scaling down processing on the modulus m4, the configuration of the adder circuit when performing the scaling process can be simplified, and the overall configuration of the decoder circuit 40 can be simplified accordingly. can be converted into
さらにこの実施例においては、加算回路83を用いて加
算回路76から出力される加算データDAを所定ビット
で丸め処理するようになされている。Further, in this embodiment, the addition circuit 83 is used to round off the addition data DA output from the addition circuit 76 by predetermined bits.
すなわちデコーダ回路85は、バッファ回路91を介し
て入力される2ビツトの丸め処理制御信号り、を受け、
当該丸め処理制御信号DCの値に応じて3ビツトの加算
データDCIの値を切り換えて出力するようになされて
いる。That is, the decoder circuit 85 receives a 2-bit rounding control signal input via the buffer circuit 91,
The value of the 3-bit addition data DCI is switched and output according to the value of the rounding control signal DC.
加算回路83は、当該加算データDc+を受け、ROM
テーブル回路78及び79から出力された加算データD
A4L+及びDA4Lに対して、最下位ビットから3
ビツト分ビットシフトさせて当該加算データDelを加
算するようになされている。The adder circuit 83 receives the added data Dc+ and adds the ROM
Addition data D output from table circuits 78 and 79
For A4L+ and DA4L, 3 from the least significant bit
The added data Del is added by shifting the bits by one bit.
実際上この種の丸め処理においては、丸め処理するデー
タ(この場合加算データDA)の所定ビットに対して値
1を加算した後、当該加算ビット以下を切り捨てて出力
することにより、値1を加算したビットより上位ビット
のデータに丸め処理するようになされている。In practice, in this type of rounding processing, the value 1 is added by adding a value 1 to a predetermined bit of the data to be rounded (in this case, the addition data DA), and then truncating and outputting the part below the added bit. The data is rounded to the upper bits than the bits that were set.
ところが、このようにして14ビツトの加算データDA
を丸め処理する場合においては、加算回路76に対して
さらにもう一度余分に丸め処理用の14ビツトの加算回
路が必要になり、その分全体の構成が煩雑になる問題が
ある。However, in this way, the 14-bit addition data DA
In the case of rounding, an additional 14-bit adder circuit for rounding is required in addition to the adder circuit 76, which causes the problem that the overall configuration becomes complicated.
このためこの実施例においては、加算データDAを得る
前の加算データDA4(すなわち加算データ1)a4u
及びD A4Lでなる)の段階で所定ビットに値1を加
算処理するようになされている。Therefore, in this embodiment, addition data DA4 (that is, addition data 1) a4u before obtaining addition data DA is
and DA4L), a value 1 is added to a predetermined bit.
すなわち加算回路83に入力される加算データDA4に
おいては、(1)式及び(4)式から剰余データ[)z
z及びDI3が最大で値12及び値14で′なることか
ら、(25)式から次式、
sag□8≦12 X 15 + 14≦194
・・・・・・(30)の関係式で加算デ
ータDA4の最大値S A411mXを表すことができ
る。That is, in the addition data DA4 input to the addition circuit 83, the remainder data [)z is obtained from equations (1) and (4).
Since z and DI3 have a maximum value of 12 and 14, the following equation is obtained from equation (25): sag□8≦12 X 15 + 14≦194
The maximum value SA411mX of the addition data DA4 can be expressed by the relational expression (30).
すなわち加算データDA4においては、最大値として値
194のデータが得られ、加算データDA4を8ビツト
で表して次式
%式%(31)
で表される値61を加算しても、加算データDA4を表
す8ビツトのデータにおいて、最上位ビットを越える桁
上げが生じないことが解る。In other words, in addition data DA4, data with a value of 194 is obtained as the maximum value. It can be seen that no carry beyond the most significant bit occurs in the 8-bit data representing .
従って値61について、次式
%式%(32)
の関係式を得ることができ、25で表される最下位ビッ
トから5ビツト目までの範囲で当該加算回路83で値1
を加算するようにすれば、加算回路83で桁上げを生じ
ないことが解る。Therefore, for the value 61, the following relational expression % expression % (32) can be obtained.
It can be seen that no carry occurs in the adder circuit 83 by adding .
従って加算回路83において、最下位ビットから5ビツ
ト目までの範囲で値1を加算するようにすれば加算回路
76から出力される加算データDAにおいて、その最下
位ビットから5ビツト目までの範囲で値1を加算した場
合と同様の加算結果を得ることができる。−
かくして、加算データDAを丸め処理する場合において
、丸め処理用に14ビツトの加算回路が必要になるのに
対し、当該加算回路83を用いて最下位ビットから5ビ
ツト目までの範囲で値lを加算することにより、8ビツ
トの加算回路83を用意すれば良く、その分合体の構成
を簡略化することができる。Therefore, if the adder circuit 83 adds the value 1 in the range from the least significant bit to the 5th bit, then in the addition data DA output from the adder circuit 76, the value 1 will be added in the range from the least significant bit to the 5th bit. The same addition result as when adding the value 1 can be obtained. - Thus, when rounding the addition data DA, a 14-bit addition circuit is required for rounding, but the addition circuit 83 is used to calculate the value l in the range from the least significant bit to the 5th bit. By adding , it is sufficient to prepare an 8-bit adder circuit 83, and the configuration of the combination can be simplified accordingly.
さらに、加算データDAを丸め処理する場合においては
、別途、丸め処理用の加算回路を設けた分、その出力段
にラッチ回路を設けなければならず、この実施例によれ
ば、その分合体の構成を簡略化することができる。Furthermore, when rounding the addition data DA, a latch circuit must be provided at the output stage of the adder circuit for rounding processing. The configuration can be simplified.
実際上この実施例においては、丸め処理制御信号DCに
応じて加算データI)c+の値を、最上位ビットから順
次値「1.0.0」、値「Oll、0」及び値「0.0
.1」の間で切り換えて出力するようになされ、当該加
算データDcIを3ビツト分ビットシフトさせて加算デ
ータI)aaに加算することにより、全体として14ビ
ツトの加算データDAに対してそれぞれ最下位ビットか
ら5ビツト目、4ビツト目及び3ビツト目に値1を加算
するようになされている。In fact, in this embodiment, the value of the addition data I)c+ is sequentially changed from the most significant bit to the value "1.0.0", the value "Oll, 0", and the value "0. 0
.. By shifting the addition data DcI by 3 bits and adding it to the addition data I)aa, the lowest bit of each of the 14-bit addition data DA is output. The value 1 is added to the 5th, 4th, and 3rd bits.
さらに、これに加えてデコーダ回路85においては、加
算データDCIの値を値「0.0.0」に切り換え得る
ようになされ、丸め処理されていない加算データDAを
選択し得るようになされている。Furthermore, in addition to this, in the decoder circuit 85, the value of the addition data DCI can be switched to the value "0.0.0", and the addition data DA which has not been rounded can be selected. .
さらにこの実施例においては、当該丸め処理につき、値
1を加算したビット以下を切り捨てないで、14ビツト
の加算データDAをそのまま出力するようになされ、値
lを加算したビットに応じて最上位ビットから必要なビ
ットまでを選択して用いることができるようになされて
いる。Furthermore, in this embodiment, regarding the rounding process, the 14-bit added data DA is output as is without cutting off bits below the bit to which the value 1 is added, and the most significant bit is output according to the bit to which the value 1 is added. It is possible to select and use up to the necessary bits.
かくしてバッファ回路41〜44及び54から加算回路
76まで全体としてRNSデータDIIOを、バイナリ
データでなる加算データDAに変換するデータ変換回路
92を構成する。In this way, the buffer circuits 41 to 44 and 54 to the addition circuit 76 as a whole constitute a data conversion circuit 92 that converts the RNS data DIIO into addition data DA made of binary data.
加算回路93は、ラッチ回路94を介して加算データD
Aの上位12ビツトを受けると共に加算データ発生回路
95から出力される値171の加算データDC2を受け
、その加算結果の最上位ビットのデータを識別信号りよ
として送出する。The addition circuit 93 receives the addition data D via the latch circuit 94.
It receives the most significant 12 bits of A and also receives the addition data DC2 of value 171 output from the addition data generation circuit 95, and sends out the data of the most significant bit of the addition result as an identification signal.
すなわちnビットのバイナリデータにおいては、値Oか
ら値2″−1までの範囲で連続した数を表す代わりに、
負数を2の補数で表現する(以下バイポーラと呼ぶ)こ
とにより、全体として演算処理作業を簡略化し得ること
が知られている。In other words, in n-bit binary data, instead of representing a continuous number in the range from value O to value 2''-1,
It is known that by representing negative numbers as two's complement numbers (hereinafter referred to as bipolar numbers), it is possible to simplify the arithmetic processing work as a whole.
従ってRNSデータにおいても、バイポーラのバイナリ
データに対応する領域に負数を割り当てるようにすれば
、RNSデータを構成する各剰余データD0〜D4の演
算処理作業を簡略化することができると考えられ、その
分ディジタルフィルタ回路2の構成を簡略化することが
できる。Therefore, in RNS data as well, if a negative number is assigned to the area corresponding to bipolar binary data, it is possible to simplify the arithmetic processing work for each of the residual data D0 to D4 that make up the RNS data. The configuration of the digital filter circuit 2 can be simplified accordingly.
すなわち第3図に示すように、nビットのバイポーラで
なるバイナリデータにおいては、最上位ビットをサイン
ビットとして用いることにより、当該バイナリデータの
値Sが値Oから値2 Fl−1−1の領域で値S0が値
Oから値2″−’−1まで連続する正数を表すことがで
き、値Sが値21%−1から値2’−1までの領域で、
値S0が値−2n−1から値−1まで連続する負数を表
すことができる(第3図(A)及び(B))。That is, as shown in FIG. 3, in binary data consisting of n bits of bipolar data, by using the most significant bit as a sign bit, the value S of the binary data ranges from value O to value 2 Fl-1-1. The value S0 can represent a continuous positive number from the value O to the value 2''-'-1, and the value S is in the range from the value 21%-1 to the value 2'-1,
The value S0 can represent a continuous negative number from the value -2n-1 to the value -1 (Fig. 3 (A) and (B)).
これに対して法mo 、T11+ 、rng 、m3及
びm4の剰余データD+1 、D+ 、Dt 、Ds及
びD4を用いたRNSデータにおいては、次式、Sえs
s=M 1 ・・・・・・(33
)M=ゴm。On the other hand, in the RNS data using the moduli mo, T11+, rng, m3 and m4's residual data D+1, D+, Dt, Ds and D4, the following formula, Ses
s=M 1 (33
) M=Gom.
=mO−m、・m:・m3・m4 ・・・・・・
(34)で表される値S 1183の領域を用いて正数
及び負数を表現することができる(第3図(C)’)。=mO−m,・m:・m3・m4 ・・・・・・
Positive numbers and negative numbers can be expressed using the area of value S 1183 represented by (34) (FIG. 3(C)').
従ってRNSデータにおいては、値Mが奇数の場合、値
S□、が値0から値(M−1)/2の領域に値S0がバ
イポーラのバイナリデータで表される領域に対応して値
0から値(M−1)/2まで連続する正数を割り当て、
値Sysが値(M−1)/2+1から値M−1の領域に
値S0が値−(M−1)/2から値−1まで連続する負
数を割り当てることにより、当該RN Sデータの演算
処理作業を簡略化することができる。Therefore, in RNS data, when the value M is an odd number, the value S□ is in the range from 0 to (M-1)/2, and the value S0 is 0, corresponding to the range represented by bipolar binary data. Assign consecutive positive numbers from to the value (M-1)/2,
By assigning continuous negative numbers from the value S0 to the value -(M-1)/2 to the value -1 to the area where the value Sys is from the value (M-1)/2+1 to the value M-1, the calculation of the RN S data is performed. Processing work can be simplified.
これに対してデコーダ回路においては、第4図に示すよ
うに、MRCの手法によって復調された加算データの値
SAが値Oから値(M−1)/2の領域にあるとき(す
なわち値S0が値Oから値(M−1)/2まで連続する
正数に対応するとき)、(第4図(A)及び(B))
、kビットのバイナリデータの正数の領域(すなわち値
S3゜が値0から値(M−1)/2の領域でなる)に割
り当て(第4図(C)) 、加算データの値SAが値(
M−1)/2+1から値M−1の領域にあるとき加算デ
ータの最大値M−1(すなわちRNSデータで表される
値−1)が、kピットのバイナリデータの最大462”
−1(すなわちバイナリデータで表される値−1)にな
るように、バイナリデータの負数の領域に割り当てる必
要がある。On the other hand, in the decoder circuit, as shown in FIG. corresponds to continuous positive numbers from the value O to the value (M-1)/2), (Figure 4 (A) and (B))
, is assigned to the positive number area of k-bit binary data (that is, the value S3° is the area from the value 0 to the value (M-1)/2) (Fig. 4 (C)), and the value SA of the added data is value(
M-1)/2+1 to M-1, the maximum value M-1 of the addition data (i.e., the value -1 represented by RNS data) is the maximum value 462 of the k-pit binary data.
It is necessary to allocate it to the negative number area of the binary data so that the value becomes -1 (that is, the value represented by the binary data -1).
すなわち第5図に示すように、RNSデータを復調した
加算データDAにおいては、上位14ビツトにスケーリ
ング処理した加算データでなることから、加算値SAが
値(MI&−1) /2 + 1 (この場合値M
16は、加算データDAが4ビット分スケーリング処理
されたことから法m0〜m4の最小公倍数M = 24
0240の1/16の値15015でなる)から値Mo
b 1の範囲で負数を表現するのに対しく第5図(A
)) 、kビットのバイナリデータにおいては、最上値
ビットに値1が立つ値Sが値2に−1から値2”−1の
範囲で負数が表現される(第5図(C))。That is, as shown in FIG. 5, since the added data DA obtained by demodulating the RNS data is added data whose upper 14 bits have been scaled, the added value SA is the value (MI&-1)/2 + 1 (this Case value M
16 is the least common multiple of the moduli m0 to m4 since the addition data DA has been scaled by 4 bits M = 24
1/16 of 0240 (15015) to the value Mo
Figure 5 (A
)) In the k-bit binary data, the value S whose highest value bit is 1 is expressed as a negative number in the range of -1 to 2''-1 (FIG. 5(C)).
従って当該加算データDAの負数を表す最小値(すなわ
ち値(M、、−1)/2+1)が、負数を表す当該バイ
ナリデータの最小値(すなわち値2ト1)になるように
加算データDAに所定値を加算して加算データD、を所
定のデータ(以下変換データと呼ぶ)に変換すれば、当
該変換データの値5T11において、加算データDAの
値が負数を表す場合、最上位ビットが値Oから値1に切
り換わる。Therefore, the addition data DA is adjusted so that the minimum value representing a negative number of the addition data DA (i.e., the value (M,, -1)/2+1) becomes the minimum value of the relevant binary data representing a negative number (i.e., the value 2 to 1). If a predetermined value is added to convert the addition data D into predetermined data (hereinafter referred to as conversion data), in the value 5T11 of the conversion data, if the value of addition data DA represents a negative number, the most significant bit will be the value. Switches from O to value 1.
かくして当該加算値を所定の値に選定することにより、
変換データの最上位ビットを用いて加算データDAの正
負数を識別することができる。Thus, by selecting the additional value as a predetermined value,
It is possible to identify whether the addition data DA is positive or negative using the most significant bit of the conversion data.
このようにすれば、加算データDAが正数を表す値か否
かを加算データDAに所定値を加算して最上位ビットを
出力するだけの簡易な構成を用いて、正負数を識別する
ことができ、その分合体として節易な構成のデコーダ回
路40を得ることができる。In this way, whether or not the addition data DA represents a positive number can be determined by using a simple configuration that simply adds a predetermined value to the addition data DA and outputs the most significant bit. As a result, a decoder circuit 40 having a simpler configuration can be obtained by combining the two elements.
さらにこの実施例においては、加算データDAのうちの
上位12ビツトだけを用いて正負数を識別するようにな
され、その分全体の構成を簡略化するようになされてい
る。Furthermore, in this embodiment, only the upper 12 bits of the addition data DA are used to identify positive and negative numbers, thereby simplifying the overall configuration.
すなわち14ビツトの加算データDAを用いる場合にお
いては、次式
%式%(35)
で表される値684を加算すれば、負数を表す加算デー
タDAが入力された際に、最上位ビットを値1に変化さ
せることができる。In other words, when using 14-bit addition data DA, by adding the value 684 expressed by the following formula % formula % (35), when the addition data DA representing a negative number is input, the most significant bit is set to the value It can be changed to 1.
これに対して、上位12ビツトを用いて識別する場合に
おいては、2ビット分切り下げたことにより、値685
を値22で除算して得られる値171を加算すれば、負
数を表す加算データDAが得られた際に、最上位ビット
を値1に変化させることができる。On the other hand, when identifying using the upper 12 bits, the value is 685 by rounding down by 2 bits.
By dividing the value 171 by the value 22 and adding the value 171, the most significant bit can be changed to the value 1 when the addition data DA representing a negative number is obtained.
かくして加算データ発生回路95は、値171の加算デ
ータDC2を出力し、加算回路93と共にデータ変換回
路92から出力された加算データDAに値171を加算
し、その最上位ビットのデータD1を識別信号DJとし
て出力するデータ識別回路を構成する。In this way, the addition data generation circuit 95 outputs the addition data DC2 with a value of 171, adds the value 171 to the addition data DA output from the data conversion circuit 92 together with the addition circuit 93, and uses the most significant bit data D1 as an identification signal. A data identification circuit to be output as a DJ is configured.
加算回路96は、ラッチ回路97を介して加算データD
Aを受け、当該加算データDAに加算データ発生回路9
8から出力される加算データDC3を加算して出力する
。The addition circuit 96 receives the addition data D via the latch circuit 97.
A, the addition data generation circuit 9 generates the addition data DA.
The addition data DC3 output from 8 is added and output.
すなわち加算回路96は、バッファ回路99を介して得
られるバイポーラ切換信号DIIILINを、ラッチ回
路100を介して得られる識別信号り、と共にアンド回
路101を介して受け、識別信号DJの論理レベルが論
理「1」に立ち上がるタイミングで加算データ発生回路
98から出力される値1369 (すなわち2k M+
hでなる)を加算データDAに加算して出力する。That is, the adder circuit 96 receives the bipolar switching signal DIIILIN obtained via the buffer circuit 99 together with the identification signal obtained via the latch circuit 100 via the AND circuit 101, so that the logic level of the identification signal DJ is The value 1369 (that is, 2k M+
h) is added to the addition data DA and output.
その結果加算回路96においては、加算データDAが負
数を表してなるときには、加算データDAに対して値1
369を加算したバイナリデータが得られ、逆に正数を
表してなるときには、加算データDAをそのまま出力す
る。As a result, in the addition circuit 96, when the addition data DA represents a negative number, the addition data DA has a value of 1.
When binary data is obtained by adding 369, and conversely represents a positive number, the added data DA is output as is.
かくして加算データDAをバイポーラのバイナリデータ
に変換して出力することができる。In this way, the added data DA can be converted into bipolar binary data and output.
これに対して加算回路96は、バイポーラ切換信号り、
、tI、lが切り換わると、識別信号DJの論理レベル
に無関係に加算データDAをそのまま出力する。On the other hand, the adder circuit 96 receives the bipolar switching signal,
, tI, and l are switched, the addition data DA is output as is, regardless of the logic level of the identification signal DJ.
その結果加算回路96においては、バイポーラ切換信号
DI+1を切り換えることにより、必要に応じてバイポ
ーラのバイナリデータを切り換えて出力することができ
る。As a result, in the adder circuit 96, by switching the bipolar switching signal DI+1, bipolar binary data can be switched and output as necessary.
加算回路96は、当該14ビツトのバイナリデータのう
ち上位13ビツトをラッチ回路102及びバッファ回路
103を介して出力すると共に当該バイナリデータの最
、上位ビットを反転増幅回路104、ラッチ回路105
及びバッファ回路106を介して出力することにより、
バイポーラのバイナリデータとオフセットバイナリでな
るバイナリデータD3゜。を出力するようになされてい
る。The adder circuit 96 outputs the upper 13 bits of the 14-bit binary data via the latch circuit 102 and the buffer circuit 103, and outputs the most significant bit of the binary data to the inverting amplifier circuit 104 and the latch circuit 105.
And by outputting via the buffer circuit 106,
Binary data D3° consisting of bipolar binary data and offset binary. It is designed to output .
(G3)実施例の動作
以上の構成において、値7.11.13.15及び16
の法m0〜m4で表されるRNSデータI)+toは、
MRCの手法に基づいて順次スケールダウン処理されて
加算データD、に変換される。(G3) In the configuration above the operation of the example, the values 7.11.13.15 and 16
The RNS data I)+to represented by the modulus m0 to m4 is
The data is sequentially scaled down based on the MRC method and converted into addition data D.
このとき加算データDAを得る前の8ビツトの加算デー
タDA4の段階で所定ビットに値1を加算することによ
り、当該加算ビットで丸め処理した加算データDAを得
ることができる。At this time, by adding the value 1 to a predetermined bit at the stage of the 8-bit addition data DA4 before obtaining the addition data DA, it is possible to obtain the addition data DA rounded by the addition bits.
さらにこのとき、法m4を2のべき乗で表される値16
に選定すると共に2のべき乗で表される値24の法m4
に関して最初にスケールダウン処理することにより、当
該スケールダウン処理に要するROMテーブル回路の構
成を簡略化し得ると共に、全体として節易な構成で加算
データDAを4ビツトだけスケーリング処理した加算デ
ータを出力することができる。Furthermore, at this time, the modulus m4 is the value 16 expressed as a power of 2.
and the value modulo m4 of 24 expressed as a power of 2.
By first scaling down the data, it is possible to simplify the configuration of the ROM table circuit required for the scale down process, and output the addition data obtained by scaling the addition data DA by 4 bits with an overall simple configuration. Can be done.
加算データDAのうち上位12ビツトが加算回路93に
おいて値171だけ加算され、その加算結果の最上位ビ
ットが加算データDAの値SAが正数を表しているか否
かを識別する識別信号DJとして出力される。The upper 12 bits of the addition data DA are added by a value of 171 in the addition circuit 93, and the most significant bit of the addition result is output as an identification signal DJ that identifies whether or not the value SA of the addition data DA represents a positive number. be done.
さらに加算データDAは、加算回路96において識別信
号り、に基づいて値O又は値1369が加算され、その
結果負数を2の補数で表してなるバイポーラのバイナリ
データD、。。を得ることができる。Further, the addition data DA is added with the value O or the value 1369 based on the identification signal in the addition circuit 96, resulting in bipolar binary data D, in which the negative number is expressed as a two's complement number. . can be obtained.
さらに加算データDAにおいては、バイポーラ切換信号
D□いが切り換わると値Oから値2m−1まで連続する
数を表すのバイナリデータD、。。Furthermore, in the addition data DA, binary data D represents a continuous number from the value O to the value 2m-1 when the bipolar switching signal D□ is switched. .
を得ることができる。can be obtained.
(G4)実施例の効果
以上の構成によれば、RNSデータを構成する法の1つ
を2のべき乗で表される値に選定すると共に当該法に関
して先ずスケールダウン処理することにより、全体とし
て簡易な構成でバイナリデータで表された加算データを
得ることができる。(G4) Effects of the Example According to the above configuration, one of the methods constituting the RNS data is selected as a value expressed as a power of 2, and the method is first scaled down, thereby simplifying the overall With this configuration, it is possible to obtain addition data expressed as binary data.
さらにこのとき、当該2のべき乗で表される法の指数部
でなる値のビット数だけ、ビットシフトした加算データ
を得るようにしたことにより、全体として簡易な構成の
デコーダ回路を得ることができる。Furthermore, at this time, by obtaining the added data that is bit-shifted by the number of bits of the value that is the exponent part of the law expressed by the power of 2, it is possible to obtain a decoder circuit with a simple configuration as a whole. .
(G5)他の実施例
(1)なお上述の実施例においては、RNSデータをバ
イナリデータに変換する際にスケーリング処理すると共
に丸め処理する場合について述べたが、本発明はこれに
限らず、必要に応じてスケーリング処理又は丸め処理す
るようにすれば良い。(G5) Other Embodiments (1) In the above-mentioned embodiments, the case where scaling processing and rounding processing are performed when converting RNS data into binary data has been described, but the present invention is not limited to this. Scaling processing or rounding processing may be performed depending on the .
(2) さらに上述の実施例においては、値7.11
.13.15及び16の5つの法m(1〜m4について
RNSデータからバイナリデータに変換する場合につい
て述べたが、法の数及び値はこれに限らず、必要に応じ
て種々の値に選定し得る。(2) Furthermore, in the above embodiment, the value 7.11
.. 13. The five moduli m of 15 and 16 (for 1 to m4, the case of converting RNS data to binary data has been described, but the number and value of moduli are not limited to this, and various values can be selected as necessary. obtain.
(3)さらに上述の実施例においては、加算データをバ
イポーラのバイナリデータに変換して出力する場合につ
いて述べたが、本発明はこれに限らず、必要に応じて例
えば直接出力するようにしても良い。(3) Furthermore, in the above-described embodiment, the case where the added data is converted into bipolar binary data and outputted is described, but the present invention is not limited to this, and it may be directly outputted as necessary. good.
(4) さらに上述の実施例においては、本発明をデ
ィジタル映像信号をフィルタリング処理するディジタル
フィルタ回路のデコーダ回路に適用した場合について述
べたが、本発明はこれに限らず、例えばオーディオ信号
、ビデオ信号等のディジタル信号処理回路に広(通用す
ることができる。(4) Further, in the above-described embodiments, a case has been described in which the present invention is applied to a decoder circuit of a digital filter circuit that performs filtering processing on a digital video signal, but the present invention is not limited to this. Can be widely used in digital signal processing circuits such as
H発明の効果
以上のように本発明によれば、RNSデータを構成する
剰余データの法の1つを2のべき乗で表される値に選定
すると共に当該法に関して先ずスケールダウン処理する
ことにより、スケールダウン処理に要する演算処理を簡
略化し得、か(して全体として簡易な構成のデコーダ回
路を得ることができる。H Effects of the Invention As described above, according to the present invention, one of the moduli of the residual data constituting the RNS data is selected as a value expressed as a power of two, and the modulus is first scaled down. The arithmetic processing required for scale-down processing can be simplified, and a decoder circuit with a simple configuration as a whole can be obtained.
第1図は本発明によるデコーダ回路の基本的構成を示す
ブロック図、第2図(A)及び(B)は本発明によるデ
コーダ回路の一実施例を示すブロック図、第3図、第4
図及び第5図はその動作の説明に供する路線図、第6図
は信号処理回路の構成を示すブロック図、第7図はその
デコーダ回路の構成を示すブロック図である。
3.35.40・・・・・・デコーダ回路、13〜工5
.17.23.25.30.36.50〜53.57〜
59.65.6G、70.71.78.79・・・・・
・ROMテーブル回路、22.37.76.83.93
.96・・・・・・加算回路、92・・・・・・データ
変換回路、95.98・・・・・・加算データ発生回路
。FIG. 1 is a block diagram showing the basic configuration of a decoder circuit according to the present invention, FIGS. 2(A) and (B) are block diagrams showing an embodiment of the decoder circuit according to the present invention, and FIGS.
5 and 5 are route diagrams for explaining its operation, FIG. 6 is a block diagram showing the configuration of the signal processing circuit, and FIG. 7 is a block diagram showing the configuration of the decoder circuit. 3.35.40...Decoder circuit, 13~Eng.5
.. 17.23.25.30.36.50~53.57~
59.65.6G, 70.71.78.79...
・ROM table circuit, 22.37.76.83.93
.. 96... Addition circuit, 92... Data conversion circuit, 95.98... Addition data generation circuit.
Claims (1)
復調するようになされたデコーダ回路において、 上記RNSデータを構成する各剰余データの法の1つを
2のべき乗で表される値に選定し、上記剰余データを上
記2のべき乗で表される値の法に関してスケールダウン
処理した後、残りの各法に関して順次スケールダウン処
理するようにしたことを特徴とするデコーダ回路。[Claims] In a decoder circuit configured to demodulate RNS data into binary data using an MRC method, one of the moduli of each residual data constituting the RNS data is expressed as a power of two. The decoder circuit is characterized in that after the residual data is scaled down with respect to the modulus of the value expressed by the power of 2, the decoder circuit is configured to sequentially scale down the residual data with respect to each of the remaining moduli.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62336501A JP2699365B2 (en) | 1987-12-29 | 1987-12-29 | Decoder circuit |
KR1019880013290A KR0129751B1 (en) | 1987-10-12 | 1988-10-12 | Encoding and decoding apparatus and method |
EP88116961A EP0312030A3 (en) | 1987-10-12 | 1988-10-12 | Method and apparatus for encoding and decoding data in a residue number system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62336501A JP2699365B2 (en) | 1987-12-29 | 1987-12-29 | Decoder circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01176120A true JPH01176120A (en) | 1989-07-12 |
JP2699365B2 JP2699365B2 (en) | 1998-01-19 |
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ID=18299785
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP62336501A Expired - Fee Related JP2699365B2 (en) | 1987-10-12 | 1987-12-29 | Decoder circuit |
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JP (1) | JP2699365B2 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2747568C1 (en) * | 2020-08-05 | 2021-05-07 | Федеральное государственное казенное военное образовательное учреждение высшего образования "Военный учебно-научный центр Военно-воздушных сил "Военно-воздушная академия имени профессора Н.Е. Жуковского и Ю.А. Гагарина" (г. Воронеж) Министерства обороны Российской Федерации | Analog-to-digital converter modulo m |
-
1987
- 1987-12-29 JP JP62336501A patent/JP2699365B2/en not_active Expired - Fee Related
Non-Patent Citations (1)
Title |
---|
IEEE TRANS.CIRCUITS SYST=1985 * |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2747568C1 (en) * | 2020-08-05 | 2021-05-07 | Федеральное государственное казенное военное образовательное учреждение высшего образования "Военный учебно-научный центр Военно-воздушных сил "Военно-воздушная академия имени профессора Н.Е. Жуковского и Ю.А. Гагарина" (г. Воронеж) Министерства обороны Российской Федерации | Analog-to-digital converter modulo m |
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JP2699365B2 (en) | 1998-01-19 |
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Legal Events
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