JPH0117292B2 - - Google Patents
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- JPH0117292B2 JPH0117292B2 JP54050120A JP5012079A JPH0117292B2 JP H0117292 B2 JPH0117292 B2 JP H0117292B2 JP 54050120 A JP54050120 A JP 54050120A JP 5012079 A JP5012079 A JP 5012079A JP H0117292 B2 JPH0117292 B2 JP H0117292B2
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- reference voltage
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- 238000001514 detection method Methods 0.000 claims description 32
- 230000007423 decrease Effects 0.000 description 8
- 239000008186 active pharmaceutical agent Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/015—Modifications of generator to maintain energy constant
Landscapes
- Control Of Electric Motors In General (AREA)
- Manipulation Of Pulses (AREA)
- Transmission And Conversion Of Sensor Element Output (AREA)
- Optical Transform (AREA)
Description
【発明の詳細な説明】 本発明は検出信号制御装置に係るものである。[Detailed description of the invention] The present invention relates to a detection signal control device.
従来第１図に示すような被検出板１上の多数の
スリツト２を発光ダイオード３とホトトランジス
タとにより構成される検出器により検出し、その
検出器からの検出信号レベルが基準電圧信号レベ
ルより大なるときパルス信号を発生するように構
成された検出装置では、発光ダイオード３及びホ
トトランジスタ４の経時変化あるいは塵埃等によ
り検出信号レベルが低下し、そのためパルス信号
のデユーテイが変化すると、その都度ホトトラン
ジスタ４からの検出信号レベルを調節するか、発
光ダイオード３の発光量を増大させることによ
り、パス信号のデユーテイを所定値に保つように
していた。 Conventionally, a large number of slits 2 on a detection target plate 1 as shown in FIG. In a detection device configured to generate a pulse signal when the light emitting diode 3 and the phototransistor 4 change over time or due to dust, etc., the detection signal level decreases, and therefore, when the duty of the pulse signal changes, the phototransistor 4 is activated each time. The duty of the pass signal is maintained at a predetermined value by adjusting the level of the detection signal from the transistor 4 or by increasing the amount of light emitted from the light emitting diode 3.
本発明は、パルス信号のHIGHレベル及び
LOWレベルの各パルス幅を測定し、その測定さ
れた両パルス幅を比較演算して基準電圧信号にフ
イードバツクすることにより、検出信号レベルが
変化してもそれに対応して基準電圧信号レベルを
変化させ、パルス信号のデユーテイを所定値に保
つようにした検出信号制御装置を提供するもので
ある。 The present invention is characterized in that the HIGH level of the pulse signal and
By measuring the width of each LOW level pulse, comparing the two measured pulse widths, and providing feedback to the reference voltage signal, even if the detection signal level changes, the reference voltage signal level can be changed accordingly. The present invention provides a detection signal control device that maintains the duty of a pulse signal at a predetermined value.
以下図面を参照して本発明を詳細に説明する。 The present invention will be described in detail below with reference to the drawings.
第２図は本発明に係る検出信号制御装置のブロ
ツク図であり、１０は発光ダイオード３とホトト
ランジスタ４とよりなる検出器であり、被検出板
１と検出器１０との相対運動により第３図ａにそ
の信号波形を示すスリツト２に対応する検出信号
DSを出力し、その検出信号DSは電圧レベル検出
回路１３に入力される。また電圧レベル検出回路
１３には第３図ａにその信号波形を示す基準電圧
発生回路１８から基準電圧信号BSが入力され、
電圧レベル検出回路１３は検出信号DSの信号レ
ベルが基準電圧信号BSの信号レベルより大なる
とき、第３図ｂにその信号波形を示すパルス信号
PSを出力する。第１カウンタ１４は、電圧レベ
ル検出回路１３の出力するパルス信号PS及び発
振器１６から出力されるクロツクパルス信号を入
力し、パルス信号PSがHIGHレベルの間に入力
するクロツクパルス信号の数をカウントし、その
数をパルス信号PSのHIGHレベルのパルス幅に
対応する第１のクロツク数として出力する。第２
のカウンタ１５は、電圧検出回路１３の出力する
パルス信号PSをインバータ１３ａを介して入力
すると共に発振器１６から出力されるクロツクパ
ルス信号を入力し、インバータの出力がHIGHレ
ベルの間、即ちパルス信号PSがLOWレベルの間
に入力するクロツクパルス信号の数をカウント
し、その数をパルス信号PSのLOWレベルのパル
ス幅に対応する第２クロツク数として出力する。
尚、前記インバータ１３ａは、パルス信号PSが
HIGHレベルのときLOWレベルの信号を出力し、
パルス信号がLOWレベルのときHIGHレベルの
信号を出力する不定論理素子である。また、発振
器１６の出力するクロツクパルス信号は、パルス
信号PSのHIGHレベル及びLOWレベルの各パル
ス幅よりも十分に短いパルス幅である。 FIG. 2 is a block diagram of the detection signal control device according to the present invention, in which 10 is a detector consisting of a light emitting diode 3 and a phototransistor 4, and a third Detection signal corresponding to slit 2 whose signal waveform is shown in Figure a
DS is output, and the detection signal DS is input to the voltage level detection circuit 13. Further, a reference voltage signal BS is inputted to the voltage level detection circuit 13 from the reference voltage generation circuit 18 whose signal waveform is shown in FIG.
When the signal level of the detection signal DS is greater than the signal level of the reference voltage signal BS, the voltage level detection circuit 13 generates a pulse signal whose signal waveform is shown in FIG. 3b.
Output PS. The first counter 14 inputs the pulse signal PS output from the voltage level detection circuit 13 and the clock pulse signal output from the oscillator 16, counts the number of clock pulse signals input while the pulse signal PS is at HIGH level, and counts the number of clock pulse signals input while the pulse signal PS is at HIGH level. The number is output as the first clock number corresponding to the HIGH level pulse width of the pulse signal PS. Second
The counter 15 inputs the pulse signal PS output from the voltage detection circuit 13 via the inverter 13a, and also inputs the clock pulse signal output from the oscillator 16. The number of clock pulse signals input during the LOW level is counted, and the number is output as a second clock number corresponding to the pulse width of the LOW level of the pulse signal PS.
Incidentally, the inverter 13a receives the pulse signal PS.
Outputs a LOW level signal when it is HIGH level,
This is an undefined logic element that outputs a HIGH level signal when the pulse signal is LOW level. Further, the clock pulse signal outputted from the oscillator 16 has a pulse width sufficiently shorter than each of the HIGH level and LOW level pulse widths of the pulse signal PS.
基準電圧制御回路１７は、第１及び第２のカウ
ンタ１４，１５から第１及び第２のクロツク数を
入力して比較演算し、第１及び第２のクロツク数
の比が予め設定される設定比に等しくなるように
基準電圧発生回路１８に制御信号CSを出力する。
基準電圧発生回路１８はデコーダ１９とそれぞれ
の抵抗値が異なるＮ個の抵抗Ｒ１〜RNとにより
構成され、デコーダ１９のＮ個の出力端子０１〜
０ＮにはＮ個の抵抗Ｒ１〜RNのそれぞれの一端
が接続され、Ｎ個の抵抗Ｒ１〜RNの他端は抵抗
RIを介し電源に接続されている。そして、基準
電圧発生回路１８の基準電圧信号の信号レベル
は、デコーダ１９が制御信号CSによりＮ個の出
力端子０１〜０Ｎの内の１つだけをLOWレベル
にし他の出力端子をオープン状態にすることか
ら、電源電圧Vccが抵抗RIとＮ個の抵抗Ｒ１〜
RNのうち一端がLOWレベルになつている抵抗
とにより分圧された値となる。 The reference voltage control circuit 17 inputs the first and second clock numbers from the first and second counters 14 and 15, performs a comparison operation, and sets the ratio of the first and second clock numbers in advance. A control signal CS is output to the reference voltage generation circuit 18 so that the ratio is equal to the ratio.
The reference voltage generation circuit 18 is composed of a decoder 19 and N resistors R1 to RN having different resistance values, and N output terminals 01 to RN of the decoder 19.
One end of each of N resistors R1 to RN is connected to 0N, and the other end of N resistors R1 to RN is connected to a resistor.
Connected to power via RI. Then, the signal level of the reference voltage signal of the reference voltage generation circuit 18 is determined by the decoder 19, which sets only one of the N output terminals 01 to 0N to a LOW level using the control signal CS, and sets the other output terminals to an open state. Therefore, the power supply voltage Vcc is connected to the resistor RI and the N resistors R1~
The voltage is divided by the resistor whose one end is set to LOW level.
以上のように構成された検出信号制御装置は、
予めパルス信号PSのデユーテイが1/2になるよう
に基準電圧が設定されると共に、第１及び第２の
カウンタ１４，１５のクロツク数の設定比とし
て、パルス信号PSのデユーテイ1/2に対応する値
１：１が設定される。 The detection signal control device configured as above is
The reference voltage is set in advance so that the duty of the pulse signal PS is 1/2, and the ratio of the clock numbers of the first and second counters 14 and 15 corresponds to the duty 1/2 of the pulse signal PS. A value of 1:1 is set.
発光ダイオード３の発光量が経時変化により減
少するか、あるいは塵埃等の影響により検出器１
０からの検出信号DSの信号レベルが第３図ｃの
破線で示すように低下すると、電圧レベル検出回
路１３から出力されるパルス信号PSのHIGHレ
ベルとLOWレベルの各パルス幅が変化する。こ
の変化に伴い第１及び第２のカウンタ１４，１５
の出力する第１及び第２のクロツク数が変化す
る。基準電圧制御回路１７は第１及び第２クロツ
ク数を入力して比較演算し、その比が設定比１：
１と等しくなるように、即ちパルス信号PSが1/2
のデユーテイを有するように基準電圧発生回路１
８は制御信号CSを出力する。この制御信号CSに
よりデコーダ１９の出力端子OKがLOWレベル
になり、基準電圧は電源電圧Vccが抵抗RIと抵抗
RKとにより分圧された値BSTに低下する。そし
て、第３図に示すように基準電圧BSTは検出信
号レベルが低下するのに対応して低下し、第３図
ｄに示すようにパルス信号PSのデユーテイは1/2
を保つことができる。 The amount of light emitted from the light emitting diode 3 decreases over time, or the detector 1 decreases due to the influence of dust, etc.
When the signal level of the detection signal DS from 0 decreases as shown by the broken line in FIG. 3c, the pulse widths of the HIGH level and LOW level of the pulse signal PS output from the voltage level detection circuit 13 change. Due to this change, the first and second counters 14, 15
The numbers of the first and second clocks output by the clock change. The reference voltage control circuit 17 inputs the first and second clock numbers and performs a comparison calculation, and the ratio is determined as a set ratio of 1:
1, that is, the pulse signal PS is 1/2
The reference voltage generation circuit 1 has a duty of
8 outputs a control signal CS. This control signal CS causes the output terminal OK of the decoder 19 to go to LOW level, and the reference voltage is set between the power supply voltage Vcc and the resistor RI.
The voltage decreases to the value BST divided by RK and RK. Then, as shown in Fig. 3, the reference voltage BST decreases in response to the decrease in the detection signal level, and as shown in Fig. 3d, the duty of the pulse signal PS becomes 1/2.
can be kept.
本実施例の他に基準電圧発生回路１８はＤ―Ａ
コンバータでもよく、更に発振器１６、第１、第
２のカウンタ１４，１５及び基準電圧制御回路１
７はマイクロコンピユータにより構成することが
可能で、そうすれば回路構成も簡素になる。また
本実施例ではデユーテイは1/2に設定したが、そ
の他任意の値に設定することは勿論容易である。
そして、デユーテイの設定は第１及び第２のカウ
ンタ１４，１５のクロツク数の比として、例えば
デユーテイ1/2ならば１：１、デユーテイ1/3なら
ば１：２のように設定すれば良いので、極めて容
易に行える。 In addition to this embodiment, the reference voltage generation circuit 18 is
It may also be a converter, and further includes an oscillator 16, first and second counters 14, 15, and reference voltage control circuit 1.
7 can be configured by a microcomputer, which would simplify the circuit configuration. Furthermore, although the duty is set to 1/2 in this embodiment, it is of course easy to set it to any other value.
The duty can be set as the ratio of the clock numbers of the first and second counters 14 and 15, for example, 1:1 for duty 1/2, 1:2 for duty 1/3. Therefore, it is extremely easy to do.
さらに、パルス信号のデユーテイを測定する回
路を発振器と第１及び第２カウンタで構成したこ
とにより、温度変化あるいは経年変化により測定
結果が変わることがないので、何如なる環境にお
いても常に正確な動作が行える。 Furthermore, since the circuit that measures the duty of the pulse signal is composed of an oscillator and the first and second counters, the measurement results do not change due to temperature changes or aging, so accurate operation is always possible in any environment. I can do it.
以上のように本発明は検出器からの検出信号レ
ベルが低下しても、調整なしに自動的に所定のデ
ユーテイを維持することができ、また、デユーテ
イの設定も極めて容易に行うことができ、さらに
は、何如なる環境においても常に正確に動作し得
る検出信号制御装置を実現したものであり、その
産業上奏する効果は大なるものである。 As described above, the present invention can automatically maintain a predetermined duty without adjustment even if the detection signal level from the detector decreases, and the duty can be set extremely easily. Furthermore, a detection signal control device that can always operate accurately in any environment has been realized, and its industrial effects are significant.
第１図は検出装置の概略構成図、第２図は検出
信号制御装置のブロツク図、第３図はその各部信
号波形図、図中１０は検出器、１３は電圧レベル
検出回路、１４，１５はそれぞれ第１、第２のパ
ルス幅測定回路である第１、第２のカウンタ、１
７は基準電圧制御回路、１８は基準電圧発生回路
である。
FIG. 1 is a schematic configuration diagram of the detection device, FIG. 2 is a block diagram of the detection signal control device, and FIG. 3 is a signal waveform diagram of each part thereof. In the figure, 10 is a detector, 13 is a voltage level detection circuit, 14, 15 are the first and second counters, which are the first and second pulse width measuring circuits, respectively;
7 is a reference voltage control circuit, and 18 is a reference voltage generation circuit.
Claims (1)
応する検出信号を出力する検出器と、 基準電圧信号を発生する基準電圧発生回路と、 前記検出信号と前記基準電圧信号とを入力し、
前記検出信号の信号レベルが前記基準電圧信号の
信号レベルより大なるときパルス信号を出力する
電圧レベル検出回路と、 前記パルス信号のパルス幅よりも十分に短いパ
ルス幅を有するクロツクパルス信号を出力する発
振器と、 前記パルス信号と前記クロツクパルス信号とを
入力し、パルス信号がHIGHレベルである間に入
力するクロツクパルス信号の数をカウントする第
１カウンタと、 前記パルス信号と前記クロツクパルス信号とを
入力し、パルス信号がLOWレベルである間に入
力するクロツクパルス信号の数をカウントする第
２カウンタと、 前記第１及び第２カウンタのカウント数を比較
演算し、その比が予め設定されている設定比と等
しくなるように、前記基準電圧信号の信号レベル
を設定するための制御信号を前記基準電圧発生回
路に出力する基準電圧制御回路と よりなる検出信号制御装置。[Scope of Claims] 1. A detection plate on which a large number of slits are arranged in parallel, a detector that moves relative to the detection plate and outputs a detection signal corresponding to the slit, and a reference that generates a reference voltage signal. a voltage generation circuit; inputting the detection signal and the reference voltage signal;
a voltage level detection circuit that outputs a pulse signal when the signal level of the detection signal is greater than the signal level of the reference voltage signal; and an oscillator that outputs a clock pulse signal having a pulse width sufficiently shorter than the pulse width of the pulse signal. a first counter that receives the pulse signal and the clock pulse signal and counts the number of clock pulse signals that are input while the pulse signal is at a HIGH level; A second counter that counts the number of clock pulse signals input while the signal is at a LOW level compares and calculates the counts of the first and second counters, and the ratio becomes equal to a preset setting ratio. A detection signal control device comprising a reference voltage control circuit that outputs a control signal for setting the signal level of the reference voltage signal to the reference voltage generation circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5012079A JPS55141817A (en) | 1979-04-23 | 1979-04-23 | Control unit for detection signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5012079A JPS55141817A (en) | 1979-04-23 | 1979-04-23 | Control unit for detection signal |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55141817A JPS55141817A (en) | 1980-11-06 |
| JPH0117292B2 true JPH0117292B2 (en) | 1989-03-29 |
Family
ID=12850251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5012079A Granted JPS55141817A (en) | 1979-04-23 | 1979-04-23 | Control unit for detection signal |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55141817A (en) |
Families Citing this family (7)
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| JP2523695B2 (en) * | 1987-10-14 | 1996-08-14 | 松下電器産業株式会社 | Digital ripple filter |
| JPH0214017U (en) * | 1988-07-11 | 1990-01-29 | ||
| JP2697099B2 (en) * | 1989-03-17 | 1998-01-14 | 松下電器産業株式会社 | Speed control device |
| JPH04193084A (en) * | 1990-11-27 | 1992-07-13 | Sharp Corp | Fg signal generating circuit |
| JP2846504B2 (en) * | 1991-05-30 | 1999-01-13 | 三菱電機株式会社 | Motor control device |
| JP2006284277A (en) * | 2005-03-31 | 2006-10-19 | Konica Minolta Opto Inc | Encoder |
-
1979
- 1979-04-23 JP JP5012079A patent/JPS55141817A/en active Granted
Also Published As
| Publication number | Publication date |
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| JPS55141817A (en) | 1980-11-06 |
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