JPH0117178B2

JPH0117178B2 -

Info

Publication number: JPH0117178B2
Application number: JP55003435A
Authority: JP
Inventors: Eichi Robaatsu Uiriamu; Esu Hyuu Supensaa
Original assignee: Digital Equipment Corp
Current assignee: Digital Equipment Corp
Priority date: 1979-01-16
Filing date: 1980-01-16
Publication date: 1989-03-29
Also published as: AU540233B2; FI74355C; FI800118A; CA1139001A; SE449800B; GB2046963B; DE2951040A1; JPS55116147A; DE2951040C2; SE8000323L; BR8000169A; FI74355B; GB2046963A; AU5449880A; FR2447062A1; FR2447062B1; IT1128852B; IT8067052A0

Description

【発明の詳細な説明】産業上の利用分野本発明はデジタルコンピユータの制御部に係
り、特に、コンピユータの機械言語命令を迅速に
且つ融通性を持つて、しかも効率的にデコードす
る配置を用いたマイクロプログラム制御メモリに
係る。ここでは本発明は制御メモリ用のMOS／
LSI構成に関して主として説明するが、本発明の
基本的な技術は標準的両極性構成要素の様な別の
型式の構成にも適用できる。DETAILED DESCRIPTION OF THE INVENTION FIELD OF INDUSTRIAL APPLICATION The present invention relates to a control section of a digital computer, and more particularly, to a control section of a digital computer using an arrangement for quickly, flexibly, and efficiently decoding a computer's machine language instructions. Pertains to microprogram controlled memory. Here, the present invention is a MOS/
Although primarily described with respect to LSI configurations, the basic techniques of the invention are also applicable to other types of configurations, such as standard bipolar components.

従来の技術近代のコンピユータは、それらの制御部を構成
するのにマイクロプログラミング技術を用いてい
る。これはマイクロ命令すなわち機械言語命令を
実行するために機械制御のシーケンスを表わすマ
イクロプログラムを制御メモリに記憶することを
含む。この制御メモリは或る形式のリードオンリ
メモリ（ROM）又は書き込み可能なメモリで構
成される。マイクロプログラムを介してのシーケ
ンシングはマイクロレベルのプログラムカウンタ
によつて制御されるか、又はマイクロ命令と共に
制御ワード中の次のマイクロ命令のアドレスを送
ることによつて制御される。この後者の方法につ
いて本明細書に述べるが、本発明はこれに限定さ
れるものではない。BACKGROUND OF THE INVENTION Modern computers use microprogramming techniques to configure their controls. This involves storing in a control memory microprograms representing sequences of machine controls for executing microinstructions or machine language instructions. This control memory may consist of some type of read-only memory (ROM) or writable memory. Sequencing through the microprogram is controlled by a microlevel program counter, or by sending the address of the next microinstruction in a control word with the microinstruction. Although this latter method is described herein, the invention is not limited thereto.

コンピユータの機械言語命令を実行するために
は、命令レジスタに存在して且つ実行されつつあ
る現在の機械言語命令に対するマイクロプログラ
ムシーケンスの始発点はマイクロプログラムシー
ケンサが向けられることが必要である。コンピユ
ータ命令をデコードしてマイクロプログラムのシ
ーケンスを指示する通常の方法は、命令、特に作
動コードをROM又はPLA（プログラム可能な論
理配列体）を介してスタート制御メモリアドレス
に“マツプ”することである。多くの場合、命令
を実行するため制御論理を正しいシーケンスに導
くためには、最初の１つのマツピングだけが必要
である。その後のマツピングを実行することもで
きるし、或いは若干のビツト又はビツトの組合せ
体を命令レジスタで試験することによつて条件付
きのマイクロレベル分岐を行なうこともできる。
命令の実行を助けるために、最初のマツピングの
結果を失なうことなくマイクロプログラムの他部
分に制御を転向させるためマイクロレベルサブル
ーチンを用いることができるが、サブルーチン呼
び出しの際にはもちろんマイクロプログラムのア
ドレスから最初のマツピングが拾い集められる。 In order to execute a computer's machine language instructions, it is necessary that the microprogram sequencer be directed to the beginning of the microprogram sequence for the current machine language instruction that is present in the instruction register and is being executed. The usual way to decode computer instructions and direct microprogram sequences is to "map" the instructions, especially the operating code, to a start control memory address via ROM or PLA (Programmable Logic Array). . In many cases, only one initial mapping is necessary to direct the control logic into the correct sequence to execute the instructions. Subsequent mapping can be performed, or a conditional micro-level branch can be taken by testing some bits or combinations of bits in the instruction register.
Micro-level subroutines can be used to aid in the execution of instructions and to transfer control to other parts of the microprogram without losing the results of the initial mapping, but of course when calling a subroutine, The first mapping is picked up from the address.

一般に、マツピング機構は制御メモリアドレス
を供給し、このアドレスは命令のデコードによつ
て得られる第１マイクロ命令をアクセスするのに
用いられる。先ずマツピング作動によつてアドレ
スを得て、それから第１制御ワードをアクセスす
るという直列作動では時間の浪費である。これは
一般にマツピング時間が制御メモリをアクセスす
る時間とほゞ同じであるためである。本発明は機
械言語命令をデコードする際に実質的に時間を節
約することに関するものである。 Generally, the mapping mechanism provides a control memory address that is used to access the first microinstruction obtained by decoding the instruction. The serial operation of first obtaining the address by a mapping operation and then accessing the first control word is a waste of time. This is because the mapping time is generally approximately the same as the time for accessing the control memory. The present invention relates to saving substantial time in decoding machine language instructions.

発明が解決しようとする問題点本発明の１つの目的は、コンピユータの機械言
語命令を迅速に且つ融通性を持つて、しかも効率
的にデコードする配置を用いたマイクロプログラ
ム制御メモリを提供することである。SUMMARY OF THE INVENTION It is an object of the present invention to provide a microprogram controlled memory using an arrangement that quickly, flexibly, and efficiently decodes computer machine language instructions. be.

本発明の別の目的は、コンピユータの機械言語
命令をデコードすることと、このデコードにより
得られる第１制御ワードをアクセスすることとを
同時に行なう様なマイクロプログラム制御メモリ
を提供することである。 Another object of the invention is to provide a microprogram control memory that simultaneously decodes computer machine language instructions and accesses a first control word resulting from the decoding.

本発明の更に別の目的は、１つ或いはそれ以上
の制御ワードが他の制御ワードのビツト又はコー
ドを変更させてそれらの解釈を変更せしめること
を許し、それにより必要とされる制御ワードの数
を減少せしめるマイクロプログラム制御メモリを
提供することである。 Yet another object of the invention is to allow one or more control words to change the bits or codes of other control words to change their interpretation, thereby reducing the number of control words needed. It is an object of the present invention to provide a microprogram control memory that reduces

本発明の更に別の目的は、PLA及びROM部を
備え、現在の命令または分岐条件に直接的に依存
することなくアクセスされる制御ワードはPLA
構造体よりも一般的により小型でより安価である
ROM部構造体に記憶され、そして現在の命令に
依存してアクセスされる制御ワードはPLA構造
体に記憶されることができるマイクロプログラム
制御メモリを提供することである。 Still another object of the present invention is to provide a PLA and a ROM section, wherein the control word accessed without direct dependence on the current instruction or branch condition is in the PLA.
Generally smaller and cheaper than structures
The control word stored in the ROM part structure and accessed depending on the current instruction is to provide a microprogram control memory that can be stored in the PLA structure.

本発明の更に別の目的は、ROM及びPLAの両
構造体を有し、それらの構造がMOS／LSI回路
の形態で、合併することによつて回路及び相互接
続線を減少させてチツプを小さくすることができ
るマイクロプログラム制御メモリを提供すること
である。 Yet another object of the present invention is to have both ROM and PLA structures in the form of MOS/LSI circuits, which by merging reduce circuits and interconnect lines to reduce the size of the chip. The purpose of the present invention is to provide a microprogram controlled memory that can be controlled by a microprogram.

本発明の更に別の目的は、実行される命令及び
機械の状態の両方によつて制御ワードがアクセス
され、従つて、コンピユータの制御部のシーケン
シングが、PLAにより実行されるコンピユータ
機械命令および現在の機械の状態を反映する或る
分岐条件に直接的に依存するマイクロプログラム
制御メモリのPLA部分を提供することである。 Yet another object of the invention is that the control word is accessed by both the instructions being executed and the state of the machine, so that the sequencing of the computer's controls is controlled by the computer machine instructions being executed by the PLA and by the current state of the machine. The purpose of the present invention is to provide a PLA portion of the microprogram control memory that directly depends on certain branch conditions that reflect the state of the machine.

本発明の更に別の目的は、命令および機械の状
態をデコードする手段としてマイクロプログラム
制御メモリのPLA部を使用し、且つ制御ワード
を効率的に記憶するためにROMを使用した制御
メモリを提供することである。 Yet another object of the invention is to provide a control memory that uses the PLA portion of the microprogram control memory as a means for decoding instructions and machine states, and that uses ROM to efficiently store control words. That's true.

問題点を解決するための手段本発明の１つの観点に従えば、上記した本発明
の目的は、制御ワードを記憶するためのPLAす
なわちプログラム可能な論理配列体と、制御ワー
ドを記憶するためのROMすなわちリードオンリ
メモリとの両方を有するマイクロプログラムコン
ピユータ制御部を提供することによつて達成され
る。ROM記憶構造体のアドレス可能部分は、次
のアドレスレジスタからのアドレス入力によつて
選定される。PLA制御ワードは、命令レジスタ
からの命令入力の１部又は全部とアドレス入力と
現在の機械状態を表わす分岐信号とによつて選定
される。ROM部及びPLA部に接続されたマルチ
プレクサはアドレスレジスタからのアドレス入力
の或るビツトをデコードしたものに基いてそれら
の出力を選択する。この出力はマイクロ命令及び
次の順番のマイクロ命令のアドレスを与える。マ
ルチプレクサからの次のアドレス出力を次のアド
レスのレジスタに接続するための手段も設けられ
る。Means for Solving the Problems According to one aspect of the invention, it is an object of the invention as set forth above to provide a PLA or programmable logic array for storing control words; This is accomplished by providing a microprogrammed computer control with both ROM or read-only memory. The addressable portion of the ROM storage structure is selected by the address input from the next address register. The PLA control word is selected by some or all of the instruction inputs from the instruction register, address inputs, and branch signals representing the current machine state. A multiplexer connected to the ROM section and the PLA section selects their output based on a decoded bit of the address input from the address register. This output provides the microinstruction and the address of the next sequential microinstruction. Means are also provided for connecting the next address output from the multiplexer to the next address register.

実施例本発明のマイクロ命令記憶装置は、その実施例
を示す添付図面に関連した以下の詳細な説明より
充分明瞭に理解されるであろう。DESCRIPTION OF THE PREFERRED EMBODIMENTS The microinstruction storage device of the present invention will be more clearly understood from the following detailed description taken in conjunction with the accompanying drawings which illustrate embodiments thereof.

本発明は、制御ワードを記憶するためのPLA
型及びROM型の構造体によつて形成された制御
メモリを有するコンピユータ制御部を構成するも
のである。第１図に示すリードオンリメモリ
（ROM）４は、データがメモリに永久的に記憶
され従つて読み取りしかできないランダム、アク
セス記憶装置である。このメモリは、完全にデコ
ードされた時に2ⁿ個の記憶位置を独自に確定する
ｎ個のアドレス入力を有する。EPROM、
PROM等の装置もこれと同じ種類に含まれる。 The present invention is a PLA for storing control words.
This constitutes a computer control unit having a control memory formed by a type and a ROM type structure. Read only memory (ROM) 4, shown in FIG. 1, is a random, access storage device in which data is permanently stored in memory and can therefore only be read. This memory has n address inputs which, when fully decoded, uniquely define 2 ⁿ storage locations. EPROM,
Devices such as PROM are also included in this same type.

第１図に示すプログラム可能な論理配列体
（PLA）２は、２つの配列体より成り、その１方
は１組のアンド（AND）ゲートであり、そして
もう１方は１組のオア（OR）ゲートである。ア
ンドゲートはその入力信号としてｎ個の入力の真
及びその補数を有し、これは入力に所望の通りに
接続するようにプログラムすることができる。オ
アゲートはアンドゲートの出力からの入力を有
し、アンドゲート配列体のアンドゲートに対する
接続は所望の通りにプログラムすることができ
る。 The programmable logic array (PLA) 2 shown in FIG. 1 consists of two arrays, one of which is a set of AND gates, and the other is a set of OR gates. ) is a gate. The AND gate has as its input signals the true and its complement of the n inputs, which can be programmed to connect to the inputs as desired. The OR gate has an input from the output of the AND gate, and the connections of the AND gate array to the AND gate can be programmed as desired.

ROM及びPLAの両構造体は、それぞれマイク
ロ命令及び次のアドレスから成る制御ワードを記
憶する。制御ワードを記憶するためのPLA型構
造体２及びROM型構造体４で作られたこの制御
メモリが第１図に示されている。各記憶構造体２
及び４はそれぞれ次のアドレスのレジスタ６から
それぞれライン１２および１４を通してアドレス
入力を受け取る。次のアドレスのレジスタ６は次
のアドレスのライン３０を経て最後の制御ワード
の次のアドレス部分を受け取る。又、PLA２は
命令レジスタ８およびデコードされるべき他の入
力の供給源から入力信号２２を受ける。デコード
されるべき他の入力には、例えば分岐目的のため
のプロセツサの状態（この状態は周知であるから
ここでは説明しない）に基く入力信号が含まれ
る。通常は、PLA構造体２のアンドゲートデコ
ーダ及びROM構造体４によつて入力信号の真及
びその補数の両方が使用される。 Both the ROM and PLA structures store control words consisting of microinstructions and next addresses, respectively. This control memory is shown in FIG. 1, made of a PLA type structure 2 and a ROM type structure 4 for storing control words. Each storage structure 2
and 4 each receive address inputs from register 6 of the next address through lines 12 and 14, respectively. Next address register 6 receives the next address portion of the last control word via next address line 30. PLA 2 also receives input signals 22 from the instruction register 8 and other input sources to be decoded. Other inputs to be decoded include input signals based on the state of the processor, for example for branching purposes (this state is well known and will not be described here). Typically, both the true and its complement of the input signal are used by the AND gate decoder of the PLA structure 2 and the ROM structure 4.

ROM構造体４は、制御ワードを実際に記憶す
るROM記憶配列体１６と、行アドレスデコーダ
配列体１８とを備えている。行アドレスデコーダ
配列体１８はアドレスの１部をその入力として受
け取り、そしてその出力はROM記憶配列体１６
の行選択ラインを作動させる。行デコーダ１８か
ら発出する各行選択ラインはROM記憶配列体１
６における或る数の制御ワードを選択し、次いで
そのうちの１つの制御ワードが次のアドレスのレ
ジスタ６からの残りのアドレスビツトの制御の下
で列マルチプレクサ２０によつて選択される。行
デコーダ１８は各々の行選択ライン上の多数の制
御ワードによつて共有されそして制御メモリの
PLA構造体２のアンドゲートデコーダより少数
の入力しか有していないということが、制御メモ
リをMOS／LSI構成要素として構成するために
要求されるシリコン面積を考慮する際に重要であ
る。 The ROM structure 4 comprises a ROM storage array 16 which actually stores the control words, and a row address decoder array 18. Row address decoder array 18 receives a portion of the address as its input, and its output is connected to ROM storage array 16.
Activate the row selection line. Each row selection line issued from the row decoder 18 is connected to the ROM storage array 1.
6, one of which is then selected by column multiplexer 20 under control of the remaining address bits from register 6 of the next address. Row decoder 18 is shared by multiple control words on each row select line and contains control memory.
Having fewer inputs than the AND gate decoder of PLA structure 2 is important when considering the silicon area required to implement the control memory as a MOS/LSI component.

PLA構造体２は２つの部分即ちオアゲート配
列体２４及びアンドゲート配列体２６を備えてい
る。特殊な一実施例では、オアゲート配列体２４
は、各行選択ラインによつてそれぞれ１つの制御
ワードしか選択できないことを除いて、ROM４
の記憶配列体１６と同じ方法で構成される。アン
ドゲート配列体２６は、行デコーダ１８によつて
行なわれる作動と同様な作動、すなわち行選択ラ
インを作動させるデコーダとしての働きをする。
PLAは本質的に単一列であるから、行の選択は
オアゲート配列体２４における各各制御ワードの
選択と同等である。PLA構造体及びゲート配列
体２６はROM記憶配列体１６よりも、MOS／
LSI配置に要するチツプの表面積の量という点で
効率が悪い。なぜならば、各ワードに対して１つ
のデコーダアンドゲートが存在し、且つアンドゲ
ート配列体２６はROM４の行デコーダ１８より
多くの入力を有しているからである。制御ワード
当たり１つリデコーダアンドゲートしかない理由
は、アンドゲート配列体２６のプログラミングが
各制御ワードごとに独特でなければならないから
である。制御メモリのPLA構造体２に記憶され
た各制御ワードは、ライン１２を通して供給され
るアドレス入力の適当な状態及びライン２２を通
して供給されるデコードさるべき命令入力例えば
コンピユータの命令レジスタの内容によつてアク
セスされる。 PLA structure 2 comprises two parts: an OR gate array 24 and an AND gate array 26. In one particular embodiment, OR gate array 24
is ROM4 except that only one control word can be selected by each row selection line.
is constructed in the same manner as the storage array 16 of. AND gate array 26 performs an operation similar to that performed by row decoder 18, ie, acts as a decoder to activate the row select lines.
Since the PLA is essentially a single column, selecting a row is equivalent to selecting each control word in OR gate array 24. The PLA structure and gate array 26 are more important than the ROM storage array 16.
It is inefficient in terms of the amount of chip surface area required for LSI placement. This is because there is one decoder AND gate for each word, and AND gate array 26 has more inputs than row decoder 18 of ROM 4. The reason there is only one redecoder AND gate per control word is that the programming of AND gate array 26 must be unique for each control word. Each control word stored in the PLA structure 2 of the control memory is determined by the appropriate state of the address input supplied through line 12 and the command input to be decoded supplied through line 22, for example by the contents of a computer's command register. be accessed.

PLAのオアゲート配列体２４とROMの記憶配
列体１６との選択は、次のアドレス１２のレジス
タ６に記憶されたアドレスからの或るビツト又は
ビツトの組合せから成る信号に応答してマルチプ
レクサ２８によつて行なわれる。選択に要するビ
ツト数はPLA２における行（アンドゲート）の
数、ROM４における行の数、及びROM４の各
行でアクセスされる制御ワードの数に左右され
る。 The selection between the PLA OR gate array 24 and the ROM storage array 16 is made by the multiplexer 28 in response to a signal consisting of a certain bit or combination of bits from the address stored in the register 6 at the next address 12. It is carried out with The number of bits required for selection depends on the number of rows (and gates) in PLA2, the number of rows in ROM4, and the number of control words accessed in each row of ROM4.

この制御メモリ組織においては、制御ワードが
メモリのいずれかの部分に存在することができる
ことに注目するのが重要である。命令レジスタ８
の内容を成る程度デコードすることおよびマイク
ロ命令シーケンスの分岐を生じるであろう機械の
状態をデコードすることによつてアクセスさるべ
き制御ワードはPLAのオアゲート配列体２４に
配置される。他方、命令および機械の状態に直接
的に依存しない他のワードはROMの記憶配列体
１６またはPLAのオアゲート配列体２４に配置
される。次々のワードは所望の記憶レンジにおい
て次のアドレスを指定することによりPLAおよ
びROMのいずれの構造体からも等しくアクセス
することができる。プログラムのマイクロ命令は
何らかの方法でROMの記憶配列体１６とPLAの
オアゲート配列体２４との間で混合することがで
きるもので、或る実施例においては、命令（また
は分岐条件）に直接的に依存するマイクロ命令は
PLAのオアゲート配列体２４内に存在すること
だけが必要である。適当な割り当てはマイクロプ
ログラムを作る時のアツセンブリプログラムによ
つて処理できる。 It is important to note that in this control memory organization, control words can reside in any part of memory. instruction register 8
The control word to be accessed by decoding the contents of the microinstruction code to a certain extent and decoding the state of the machine that would result in a branch of the microinstruction sequence is placed in the OR gate array 24 of the PLA. On the other hand, instructions and other words that do not directly depend on the state of the machine are placed in the storage array 16 of the ROM or the OR gate array 24 of the PLA. Successive words can be equally accessed from either PLA or ROM structures by specifying the next address in the desired storage range. The program's microinstructions can be intermixed in some way between the ROM's storage array 16 and the PLA's OR gate array 24, and in some embodiments may be directly attached to instructions (or branch conditions). Dependent microinstructions are
It only needs to be present within the OR gate array 24 of the PLA. Appropriate allocation can be handled by the assembly program when creating the microprogram.

既に述べた様に、PLA構造体２のアンドゲー
ト配列体２６への入力は一般的にライン１２を通
して送られる次のアドレスのレジスタ６の内容の
真及びその補数と、命令レジスタ８からのライン
２２を通してPLA２に送られる命令のマイクロ
命令プログラムのシーケンシングを制御するのに
必要な部分とである。アンドゲート配列体２６は
ROM４の行デコーダ１８の場合の様に入力を完
全にデコードする必要はなく、各ワードをアクセ
スするのに必要なだけライン１２及び２２からの
入力信号をデコードすればよい。ライン１２から
の次のアドレスは、アンドゲート配列体２６にお
けるアンドゲートの群を選択する“マツピングコ
ード”として働く。各マツピングコードに対して
作動されるアンドゲートは命令レジスタ８からラ
イン２２を通して供給される命令入力のコードに
依存する。このプロセスについては以下に示す例
において述べる。PLA構造体２に割り当てられ
たアドレスレンジは必ずしも全部使用されない。
なぜならば、必要とされるマツピングコードの数
は必要とされるマツピングの数に等しいからであ
る。マツピングコードを次のアドレスとして使用
すると、制御ワードのアクセス作動が命令レジス
タ８のコード又は個々のビツト（またはマイクロ
シーケンスにおける分岐を決定する機械の状態）
に左右されるマイクロプログラムの点が表示され
る。実際にはこのマツピングは、マツピングが制
御アドレスを生じる他の形式の制御に関して前に
述べたマツピングと同様であるが、ここでは
PLA構造体２はマイクロ命令のアドレスではな
くて直接にマイクロ命令を生じる。これはマツピ
ングが制御ワードのアドレスしか与えない場合よ
りもマイクロ命令に対するより速やかなアクセス
を生じる。又、別の構造体ではなくて制御メモリ
においてマツピングを行なうことを可能ならしめ
る。各マツピングコードはアンドゲート配列体２
６において任意の数のアンドゲートを制御できる
ので、PLA構造体２に割り当てられたアドレス
及び利用可能なアンドゲートの数までの任意のマ
ツピング数を有することができる。時間損失なし
にマイクロプログラムのいかなる点においても命
令入力をマツピング又はテストすることを許すこ
とにより制御部に対して融通性が与えられる。更
に、アンドゲートは、“注意不要”入力、すなわ
ち、その状態が達成されるマツピングに影響を与
えない入力でプログラムすることができるので、
１つのレンジ又は１組のマツピングコード及び／
又は命令コードに応答する。これは、以下に述べ
るように制御ワードを変更する能力と結合された
時は、その結果として強力なマイクロプログラミ
ング技術を生じる。 As already mentioned, the inputs to AND gate array 26 of PLA structure 2 are generally the true and complement of the contents of register 6 at the next address sent over line 12 and the true and complement thereof from instruction register 8 on line 22. and the portions necessary to control the microinstruction program's sequencing of instructions sent to the PLA2 through the microinstruction program. The AND gate array 26 is
It is not necessary to completely decode the inputs, as is the case with the row decoder 18 of ROM 4, but only as many input signals from lines 12 and 22 as necessary to access each word. The next address from line 12 serves as a "mapping code" that selects a group of AND gates in AND gate array 26. The AND gate that is activated for each mapping code depends on the code of the instruction input provided over line 22 from instruction register 8. This process is described in the example below. The address range assigned to PLA structure 2 is not necessarily all used.
This is because the number of mapping codes required is equal to the number of mappings required. Using the mapping code as the next address, the access actuation of the control word is the code of the instruction register 8 or the individual bits (or the state of the machine that determines the branch in the microsequence).
The points of the microprogram that are affected by this are displayed. In practice, this mapping is similar to mapping described earlier with respect to other forms of control where mapping yields control addresses, but here
PLA structure 2 directly generates a microinstruction rather than the address of the microinstruction. This results in faster access to the microinstruction than if the mapping only provided the address of the control word. It also allows mapping to be done in control memory rather than in a separate structure. Each mapping code is an AND gate array 2
Since any number of AND gates can be controlled in 6, the PLA structure 2 can have an assigned address and any number of mappings up to the number of AND gates available. Flexibility is provided to the controller by allowing instruction inputs to be mapped or tested at any point in the microprogram without loss of time. Additionally, AND gates can be programmed with "careless" inputs, i.e., inputs that do not affect the mapping whose state is achieved.
One range or one set of mapping cords and/or
Or respond to an instruction code. This, when combined with the ability to modify control words as described below, results in a powerful microprogramming technique.

オアゲート配列体２４はROM４の記憶配列体
１６と同様に制御ワードを発生する。各制御ワー
ドはアンドゲート配列体２６のアンドゲートの制
御の下でアクセスされる。この制御機構の１つの
独特の特徴は、１度に２つ以上のアンドゲートが
作動化された時にオアゲート配列体２４で論理機
能を実行できるということである。これは１度に
２つ以上のワードをアクセスせしめ、それにより
生じる出力は選択された全制御ワードの論理和又
は論理積である。行なわれる論理機能はオアゲー
ト配列体２４に対して用いられる論理極性の規定
に依存する。１又は０をオーバーライドした１つ
又はそれ以上の制御ワードを用いて別の制御ワー
ドを変更することができる。この変更はそのマイ
クロ命令又は制御ワードの次のアドレス部におい
て起生する。この技術を使用するには、制御ワー
ドの適正な変更が起るようにアドレス及びマイク
ロ命令のビツト及びコードを指定することが必要
である。例えば、１群のマイクロ命令をバイト作
動用にプログラムし、そして１つのバイトマイク
ロ命令と同時にアクセスされそのバイトマイクロ
命令と論理和または論理積される１つの変更ワー
ドによつてその群の全てのマイクロ命令をワード
作動用に変更することができる。この様な変更ワ
ードはバイト作動を指定するコード又はビツト
を、ワード作動を指定するコード又はビツトにオ
ーバーライドする。 OR gate array 24, like storage array 16 of ROM 4, generates control words. Each control word is accessed under the control of an AND gate in AND gate array 26. One unique feature of this control mechanism is that logic functions can be performed on OR gate array 24 when more than one AND gate is activated at a time. This allows more than one word to be accessed at a time, and the resulting output is the OR or AND of all selected control words. The logic function performed depends on the logic polarity definition used for OR gate array 24. One or more control words overriding 1 or 0 can be used to modify another control word. This modification occurs at the next address portion of the microinstruction or control word. Using this technique requires specifying the address and microinstruction bits and codes so that the proper modification of the control word occurs. For example, a group of microinstructions can be programmed for byte operation, and all microinstructions in the group can be Instructions can be modified for word operation. Such a change word overrides the code or bits specifying byte operation with the code or bits specifying word operation.

第２図はPLA及びROMの結合構造体の組織を
示している。（添付図面においては同じ部品又は
対応する部品を同じ参照番号で示してあることに
注意されたい。）制御メモリはMOS／LSI型の構
成で実施される。従つてPLA及びROM構造体は
同じシリコンチツプに合体することができる。２
つの記憶構造体を合体することにより、２つの
別々の構造体を有する場合よりも制御構造体によ
つて占められる区域を或る程度減少させることが
できる。従来のROM設計では、出力マルチプレ
クサのレイアウトを容易にするために、或る特定
ビツトの例ビツトライン全部が互いに隣接して配
置される。第２図に示す実施例のようにPLA及
びROMが結合された時は、PLAのオア配列体の
個々のビツトラインを、第３図に示すように、
ROMの対応するROMの列ビツトラインと隣接
させかつ交互に介在させて配置することができ
る。ROM／PLA構成におけるROMとPLAとの
ビツトラインを交互に介在させて対応するビツト
ラインを互に隣接させて配置することにより相当
量のバスを削除し、ROMおよびPLAによつて占
められるチツプの区域は小型化されそして作動速
度が高くなる。PLAビツトライン１０３及び１
０４それぞれROMビツトライン１０１及び１０
２に隣接配置されて交互に介在されられることに
よりマルチプレクサ１０５の個々のアンドゲート
およびオアゲートへの接続が容易になることに注
意されたい。 Figure 2 shows the organization of the combined PLA and ROM structure. (Note that in the accompanying drawings the same or corresponding parts are designated with the same reference numerals.) The control memory is implemented in a MOS/LSI type configuration. Therefore, PLA and ROM structures can be combined on the same silicon chip. 2
By merging the two storage structures, the area occupied by the control structure can be reduced to some extent than having two separate structures. In conventional ROM designs, all example bit lines of a particular bit are placed adjacent to each other to facilitate output multiplexer layout. When the PLA and ROM are combined as in the embodiment shown in FIG. 2, the individual bit lines of the OR array of the PLA are as shown in FIG.
The ROMs may be placed adjacent to and interleaved with the corresponding ROM column bit lines. By interleaving the ROM and PLA bit lines in a ROM/PLA configuration and placing the corresponding bit lines adjacent to each other, a significant amount of busses is eliminated, and the area of the chip occupied by the ROM and PLA is reduced. Smaller size and higher operating speed. PLA bit lines 103 and 1
04 ROM bit lines 101 and 10 respectively
It should be noted that the intervening arrangement of adjacent gates 2 facilitates the connection of multiplexer 105 to the individual AND gates and OR gates.

大型のROM設計においては、行デコーダ配列
体を記憶配列体の中心に配置して、行選択ライン
をデコーダの両側から行デコーダ配列体から記憶
配列体の遠端に至る選択ラインの長さを効果的に
半分にする制御記憶配列体まで駆動することが一
般的である。これは行選択ラインの伝搬遅延を減
らすことによつてアクセス時間を速くする。この
様な技術は第２図に一般的に示されている。第２
図の結合構造体では、単一のアンドゲート／デコ
ーダ結合体４２が記憶配列体４４の中心に配置さ
れている。このアンドゲート／デコーダ結合体４
２はPLAのアンドゲート配列体及びROMのデコ
ーダ配列体として働く。各行選択ラインはそれぞ
れ１つのアンドゲートの出力によつて作動させら
れる。これらアンドゲートはそれぞれPLA構造
体から行選択ラインを経て送られる１つの制御ワ
ードに対してはPLAのアンドゲートとして働き、
そして行選択ライン上の他の制御ワードに対して
はROMのデコーダとして働く。 In large ROM designs, the row decoder array is placed in the center of the storage array, and the row selection lines extend from either side of the decoder to the length of the selection line from the row decoder array to the far end of the storage array. It is common to drive up to half the control storage array. This speeds up access times by reducing row select line propagation delays. Such a technique is generally illustrated in FIG. Second
In the illustrated combined structure, a single AND gate/decoder combination 42 is located at the center of the storage array 44. This AND gate/decoder combination 4
2 serves as an AND gate array for PLA and a decoder array for ROM. Each row select line is activated by the output of one AND gate. Each of these AND gates acts as a PLA AND gate for one control word sent from the PLA structure via the row select line;
It also functions as a ROM decoder for other control words on the row selection line.

結合構造体のアンドゲート／デコーダ結合体４
２は２組の入力を有している。１方の組の入力１
４は第１図のライン１４を通して送られるROM
構造体４の入力と同じでありそして他方の組の入
力１２は第１図のライン１２を通して送られる
PLA構造体２の入力と同じである。アンドゲー
ト配列体４２のアンドゲートは、PLAのアンド
ゲートとROMのデコーダアンドゲートとの結合
体である。アンドゲート配列体４２を第２図の
PLAアンドゲートとして働かせるには、PLAの
組の入力が印加され且つROMの全ての入力は可
能化される。ROM入力の可能化はデコーダされ
たPLA入力だけを有効に通過させるのでアンド
ゲートはPLAプログラミングの機能を果たす。
同様に、このアンドゲート／デコーダ結合体４２
をROMデコーダとして働かせるには、ROMの
組の入力が印加され且つPLAの全ての入力が可
能化されデコードされたROM入力を有効に通過
させられる。結合アンドゲート配列体４２は、次
のアドレスがPLAに割当てられたアドレスレン
ジ内でにる時はPLAアンドゲートとして働く様
にされる。この時にはPLA列ビツトトラインの
１つが出力列マルチプレクサ４０によつて選択さ
れる。次のアドレスがROMに割当られたアドレ
スレンジ内である時は、アンドゲート／デコーダ
結合体４２がROMデコーダ１８として働く様に
され、そしてROM列ビツトラインの１つが出力
列マルチプレクサ４０によつて選択される。アン
ドゲート／デコーダ結合体４２は、ROMのビツ
トラインとPLAのビツトラインを交互に介在せ
しめそれと同時に行選択ラインをできるだけ短く
保つことを可能ならしめる。又、従来の構成では
一般的に存在していた１組のアンドゲートに対す
るロードプルアツプ回路またはプレチヤージ回路
と、それに組合わされるバツフア増巾器とが削除
されるので、チツプの区域も節減される。 AND gate/decoder combination of combination structure 4
2 has two sets of inputs. Input 1 of one set
4 is the ROM sent through line 14 in Figure 1.
The inputs of structure 4 are the same and the other set of inputs 12 is sent through line 12 of FIG.
It is the same as the input of PLA structure 2. The AND gate of the AND gate array 42 is a combination of a PLA AND gate and a ROM decoder AND gate. The AND gate array 42 shown in FIG.
To operate as a PLA AND gate, the inputs of the PLA set are applied and all inputs of the ROM are enabled. The AND gate performs the function of PLA programming since enabling the ROM input effectively passes only the decoded PLA input.
Similarly, this AND gate/decoder combination 42
To act as a ROM decoder, the inputs of the ROM set are applied and all inputs of the PLA are enabled and effectively passed through the decoded ROM inputs. Combined AND gate array 42 is adapted to act as a PLA AND gate when the next address falls within the address range assigned to the PLA. At this time, one of the PLA column bitlines is selected by output column multiplexer 40. When the next address is within the address range assigned to the ROM, AND gate/decoder combination 42 is made to act as ROM decoder 18 and one of the ROM column bit lines is selected by output column multiplexer 40. Ru. AND gate/decoder combination 42 allows interleaving of ROM bit lines and PLA bit lines while simultaneously keeping the row select lines as short as possible. Chip area is also saved because the load pull-up or precharge circuit for a set of AND gates and the associated buffer amplifier, which are typically present in conventional configurations, are eliminated. .

ROM及びPLAの結合制御メモリの回路部分の
１例が第３図に示されている。この例は基本的な
ものであり説明の目的で示したに過ぎないが、こ
の基本的な技術は多数の様々な制御ワード及びア
ドレスビツト長さにも適用できる。 An example of a circuit portion of a combined ROM and PLA control memory is shown in FIG. Although this example is basic and is shown for illustrative purposes only, the basic technique is applicable to many different control word and address bit lengths.

この例では、制御記憶装置１００のROM部に
４つと、PLA部に５つの合計９つの２ビツト制
御ワードがある。制御記憶装置１００は基本的に
半分に、すなわち第１図のROM記憶配列体１６
によつて発生されるべき制御ワード（または、図
示例においては制御ワードの部分）を発生する一
方の組のビツトライン１０１および１０２と、第
１図のオアゲート配列体２４によつて発生される
べき制御ワードの部分を発生する他方の組のビツ
トライン１０３および１０４とに分けられる。こ
れら２組のビツトラインは、アドレス入力３０４
（Ａ２およびＡ２の補数）の制御下にあるアンド
ゲート１０６乃至１０９とオアゲート１１０およ
び１１１とから成つていて、第１図のマルチプレ
クサ２８および第２図の列マルチプレクサ４０の
マルチプレクシング作用を行なうマルチプレクサ
１０５によつてマルチプレクスされる。に示す例
は、アンドゲート／デコーダ結合体を記憶配列体
の中心に配置しそして行選択ラインをデコーダ配
列体の両側から駆動するという第２図の技術を明
白に示すものではないことに注意されたい。第２
図の構成は、行選択ビツトライン２００乃至２０
４を左方に延ばし且つ右側にある増巾器７００乃
至７０４及び制御記憶装置１００を鏡像的に左側
にも配置することによつて容易に達成できる。 In this example, there are nine 2-bit control words, four in the ROM section and five in the PLA section of control storage 100. Control storage 100 is essentially divided into halves, ie, ROM storage array 16 of FIG.
one set of bit lines 101 and 102 for generating the control word (or portion of the control word in the illustrated example) to be generated by the OR gate array 24 of FIG. The other set of bit lines 103 and 104 generate portions of words. These two sets of bit lines are connected to address input 304.
A multiplexer consisting of AND gates 106 to 109 and OR gates 110 and 111 under the control of (A2 and the complement of A2) and performing the multiplexing action of multiplexer 28 of FIG. 1 and column multiplexer 40 of FIG. 105. Note that the example shown in Figure 2 does not explicitly demonstrate the technique of Figure 2, which places the AND gate/decoder combination in the center of the storage array and drives the row select lines from both sides of the decoder array. sea bream. Second
The configuration of the diagram is as follows: row selection bit lines 200 to 20
4 to the left and by locating the amplifiers 700 to 704 on the right side and the control storage device 100 in mirror image on the left side as well.

５本の行選択ライン２００乃至２０４がある
が、ROMに対してはそのうちの４本２００乃至
２０３だけが使用され、そしてPLAに対しては
５本が使用される。（このPLAだけに使用される
余分の行選択ラインは第５番目のROMワードに
対してスペースが存在するので若干効率が悪い
が、ROMのアドレス入力３０３及び３０４が既
に完全に利用されているので第５番目のROMワ
ードを実施することができない。）この制御メモ
リへの入力は10本あり。即ちＡ０，Ａ１及びＡ２
と示された３本のアドレスライン及びその補数ラ
イン（アドレス入力３００，３０１及び３０４）
と、Ｉ０及びＩ１と示された２本の命令レジスタ
ライン及びその補数ライン（命令入力３０２及び
３０３）との10本である。アドレス入力３０４は
ROMとPLAとの間の選択を行なうためにマルチ
プレクサ１０５を可能化させる。アドレス入力Ａ
２^*が与えられてアドレス入力Ａ２が与えられな
い時はROMが選択され、ROMのビツトライン
１０１及び１０２からの信号が２つの出力ライン
６００及び６０１に伝送され、そしてアンドゲー
ト／デコーダ結合体のPLAアンドゲート部分の
８本のPLA入力（オアゲート５００乃至５０７
を通る入力）が付勢される。アドレス入力３０４
アドレス入力Ａ２が与えられアドレス入力Ａ２^*
が与えられない時は、PLAのビツトライン１０
３及び１０４からの信号が２つの出力ライン６０
０及び６０１に伝送され、アンドゲート／デコー
ダ結合体のROMデコーダ部分の４つの入力（オ
アゲート４００乃至４０３を通る入力）が付勢さ
れる。 There are five row select lines 200-204, but only four of them 200-203 are used for ROM and five for PLA. (The extra row select line used only for this PLA is a bit inefficient since there is space for the 5th ROM word, but since the ROM's address inputs 303 and 304 are already fully utilized, (The fifth ROM word cannot be executed.) There are 10 inputs to this control memory. i.e. A0, A1 and A2
The three address lines and their complement lines (address inputs 300, 301 and 304) shown as
and two instruction register lines labeled I0 and I1 and their complement lines (instruction inputs 302 and 303). The address input 304 is
Multiplexer 105 is enabled to select between ROM and PLA. Address input A
2 ^* is applied and address input A2 is not applied, the ROM is selected and the signals from the bit lines 101 and 102 of the ROM are transmitted to the two output lines 600 and 601, and the PLA of the AND gate/decoder combination. 8 PLA inputs of AND gate part (OR gate 500 to 507
input) is energized. Address input 304
Address input A2 is given and address input A2 ^*
is not given, bitline 10 of PLA
The signals from 3 and 104 are connected to two output lines 60
0 and 601, and the four inputs of the ROM decoder portion of the AND gate/decoder combination (the inputs through OR gates 400-403) are activated.

第３図の例では、多数のゲートが半分黒ぬりの
丸と交差線とで表わされている。点線で分離され
た第１の向きと２つのゲート８００が第４ａ図に
示されている。これらのゲート８００の丸の黒ぬ
り部分９９はゲート入力を示している。入力ライ
ン８１１及び８１２がゲート入力９９に接続され
る。何れかのライン（ここではライン８２０）が
入力ライン（ここでは８１１及び８１２）に対し
て直交しそして丸９８を二分する時に完全なゲー
トが示される。。それ故、第４ａ図のライン８２
０は出力ラインとして働く。ROM／FET型の構
成で制御メモリを実施する場合の１例が第４ｂ図
に示されている。トランジスタの“ゲート”端子
８０１は第４ａ図のゲート入力９９と同様に働
き、そして入力ライン８１１及び８１２に接続さ
れる。トランジスタの“ドレイン）端子８０２は
入力ライン８１１及び８１２に直交する出力ライ
ン８２０に接続される。トランジスタの“ソー
ス”端子８０３は論理接地点８０４に接続され
る。第３図の第２の向きにあるゲート９００は、
供給ライン及びゲートの接続が反時計方向に90゜
回転される以外はゲート８００と同様に働く。 In the example of FIG. 3, a large number of gates are represented by half-black circles and intersecting lines. A first orientation and two gates 800 are shown in FIG. 4a separated by dotted lines. The black circles 99 of these gates 800 indicate gate inputs. Input lines 811 and 812 are connected to gate input 99. A complete gate is indicated when either line (here line 820) is orthogonal to the input lines (here 811 and 812) and bisects circle 98. . Therefore, line 82 in Figure 4a
0 acts as an output line. An example of implementing the control memory in a ROM/FET type configuration is shown in FIG. 4b. The "gate" terminal 801 of the transistor functions similarly to the gate input 99 of FIG. 4a and is connected to input lines 811 and 812. The "drain" terminal 802 of the transistor is connected to an output line 820 which is orthogonal to the input lines 811 and 812. The "source" terminal 803 of the transistor is connected to a logic ground point 804. In the second orientation of FIG. A certain gate 900 is
It works similarly to gate 800 except that the supply line and gate connections are rotated 90 degrees counterclockwise.

第３図に示された制御メモリのコードの一例が
第５図に示されている。アドレスビツトＡ２が０
である初めの４つのアドレス（すなわち２進アド
レス値０００乃至０１１）はメモリのROM部分
に記憶された４つのワードをアクセスする。アド
レスツトＡ２が１である６つのアドレス１００及
び１０１はマツピングコードとして働き、メモリ
のPLA部分の１部を可能化させる。第３図の
PLAアンドゲート配列体からの信号に応答して
制御記憶装置１００により発生される実際のワー
ドは、命令レジスタからの命令入力３０２及び３
０３のコードに依存する。１００というアドレス
入力及び任意の値の命令入力（第５図の表におけ
る記号“Ｘ”は、この“Ｘ”で表わされた信号の
如何なる値に対しても指示された出力信号を発生
することを示す）は、０のデフオルト出力を発生
することを注意され度い。オーバーライドの原理
が、全て１０１という変換コードアドレス入力に
よつて可能化され第５図の表の最後の３つの入力
に示されている。第５図の表の最後の２つの入力
は相互に排他的であり、これは命令入力３０２
（すなわち、第１図および第２図の命令レジスタ
４８からの信号Ｉ１）と独立していることを意味
し、そしてそれぞれ１０及び０１という出力を生
じる。第５図の表の最後から３番目の入力は命令
入力３０２の関数である。入力３０２が与えられ
た時は、この入力は最後の２つの入力のうちの１
つと共に選択される。それにより生じる出力は選
択されたワードの論理和であり、即ちこの場合は
１０の又は１１である。 An example of the code of the control memory shown in FIG. 3 is shown in FIG. Address bit A2 is 0
The first four addresses (ie, binary address values 000-011) access four words stored in the ROM portion of memory. The six addresses 100 and 101, where address A2 is 1, serve as mapping codes and enable part of the PLA portion of memory. Figure 3
The actual words generated by control store 100 in response to signals from the PLA AND gate array are provided by instruction inputs 302 and 3 from the instruction register.
It depends on the code of 03. An address input of 100 and a command input of any value (the symbol "X" in the table of Figure 5 indicates that the specified output signal will be generated for any value of the signal represented by this "X"). Please note that the (shown below) produces a default output of 0. The override principle is enabled by the translation code address inputs, all 101, and is illustrated in the last three entries of the table of FIG. The last two entries in the table of FIG. 5 are mutually exclusive; this is the instruction input 302
(i.e., signal I1 from instruction register 48 of FIGS. 1 and 2) and yields outputs of 10 and 01, respectively. The third input from the end of the table of FIG. 5 is a function of command input 302. When input 302 is given, this input is one of the last two inputs.
Selected together with one. The resulting output is the logical sum of the selected words, ie in this case 10's or 11's.

以上の例に示した考え方は、多数の色々な処理
システムに、同じ効果を持つて適用できる。本発
明から逸脱せずに多数の変更がなされ得ることが
当業者に明らかであろう。それ故、特許請求の範
囲には本発明の範囲内に入るこの様な変更が全て
包含されるものとする。 The ideas illustrated in the examples above can be applied to many different processing systems with the same effect. It will be apparent to those skilled in the art that numerous modifications may be made without departing from the invention. It is therefore intended that the appended claims cover all such modifications that fall within the scope of the invention.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明を実施するのに用いられるマイ
クロプログラム制御メモリのプロツク図、第２図
は本発明の１実施例のブロツク図であつて、
PLA構造体とROM構造体とが交互に合併され、
従つてPLAの単１列ビツトラインがそれに対応
するROMの列ビツトラインと共に配置し得られ
ることを示した図、第３図はROM及びPLAの結
合制御メモリを例示した図であつて、９個の２ビ
ツト制御ワードと１つの２ビツト制御出力がある
ことを示した図、第４ａ図及び第４ｂ図は第３図
のゲートとして用いられた記号を概略的に示した
図、そして第５図は第３図の制御メモリのコード
を縮約して示した表である。２……PLA構造体、４……ROM構造体、６…
…次のアドレスのレジスタ、８……命令レジス
タ、１６……ROMの記憶配列体、１８……
ROMの行デコーダ、２４……PLAのオアゲート
配列体、２６……PLAのアンドゲート配列体、
２８……マルチプレクサ、４０……列マルチプレ
クサ、４２……アンドゲート／デコーダ結合体、
４４……記憶配列体。 FIG. 1 is a block diagram of a microprogram control memory used to carry out the present invention, and FIG. 2 is a block diagram of one embodiment of the present invention.
PLA structures and ROM structures are merged alternately,
FIG. 3 is a diagram illustrating a combined control memory of ROM and PLA, showing that a single column bit line of a PLA can be arranged with a corresponding column bit line of a ROM. 4a and 4b are diagrams showing schematically the symbols used as gates in FIG. 3, and FIG. 4 is a table showing a condensed code of the control memory shown in FIG. 3; 2...PLA structure, 4...ROM structure, 6...
...Next address register, 8...Instruction register, 16...ROM storage array, 18...
ROM row decoder, 24...PLA OR gate array, 26...PLA AND gate array,
28... multiplexer, 40... column multiplexer, 42... AND gate/decoder combination,
44...Memory array.

Claims

【特許請求の範囲】１命令および前の制御に応答してそれぞれ次の
アドレス部分を含む制御ワードを発生するため
に、データ処理装置における制御装置からの制御
ワードに応答して作動を行う処理手段を含むプロ
セツサにおいて使用するための制御装置であつ
て、 (a) 命令を受け取つて記憶するための命令記憶手
段と； (b) 次のアドレス部分を受け取つて記憶するため
の次のアドレス部分記憶手段と； (c) (i)前記命令記憶手段の内容および前記次のア
ドレス部分記憶手段の内容に応答して制御ワー
ドを出力信号として発生し且つ前記次のアドレ
ス部分記憶手段の内容にのみ応答して制御ワー
ドを出力信号として発生するように前記命令記
憶手段および前記次のアドレス部分記憶手段に
接続されたプログラム可能な論理配列体手段
と、(ii)前記次のアドレス部分記憶手段の内容に
のみ応答して制御ワードを出力信号として発生
するように前記次のアドレス部分記憶手段に接
続されたリードオンリメモリ手段と、を含んで
いる制御ワード発生手段と； (d) 前記次のアドレス部分記憶手段の内容に応答
して前記プログラム可能な論理配列体手段また
は前記リードオンリメモリ手段からの制御ワー
ド出力信号を選択的に前記処理手段へ伝送する
ように前記プログラム可能な論理配列体手段お
よび前記リードオンリメモリ手段に接続された
選択的伝送手段と；を具備していることを特徴とする制御装置。２前記選択的伝送手段は、さらに、選択された
制御ワード出力信号の次のアドレス部分を前記次
のアドレス部分記憶手段へ伝送するように、前記
次のアドレス部分記憶手段に接続されている特許
請求の範囲第１項記載の制御装置。３前記リードオンリメモリ手段は、前記次のア
ドレス部分記憶手段の内容に応答して制御ワード
出力信号を発生するように、前記次のアドレス部
分記憶手段に接続されたアドレス信号入力を有す
るリードオンリメモリを含む特許請求の範囲第１
項記載の制御装置。４ (a) 前記プログラム可能な論理配列体手段
は、 (i) 前記選択的伝送手段に接続されそれぞれ１
つの制御ワードを記憶する複数個のアドレス
可能な記憶場所を有する第１の記憶手段と、 (ii) 前記命令記憶手段および前記次のアドレス
部分記憶手段の内容からアドレスを発生する
ように前記第１の記憶手段、前記命令記憶手
段および前記次のアドレス部分記憶手段に接
続されており、且つ発生されたアドレスを前
記第１の記憶手段に結合させる第１のデコー
ダ手段と、を含んでおり、前記第１の記憶手段は、アドレ
スされた記憶場所の内容を前記選択的伝送手段
へ結合させるための結合手段を含んでおり； (b) 前記リードオンリメモリ手段は、 (i) 前記選択的伝送手段に接続されそれぞれ１
つの制御ワードを記憶する複数個のアドレス
可能な記憶場所を有する第２の記憶手段と、 (ii) 前記次のアドレス部分記憶手段の内容から
アドレスを発生するように前記第２の記憶手
段および前記次のアドレス部分記憶手段に接
続されており、且つ発生されたアドレスを前
記第２の記憶手段に結合させる第２のデコー
ド手段と、を含んでおり、前記第２の記憶手段は、アドレ
スされた記憶場所の内容を前記選択的伝送手段
へ結合させるための結合手段をさらに有してい
る；特許請求の範囲第１項記載の制御装置。５ (a) 前記第１のデコーダ手段は、それぞれ前
記命令記憶手段および前記次のアドレス部分記
憶手段に接続された入力と、前記第１の記憶手
段の１つの記憶場所に接続された出力とを有し
ていて、前記命令記憶手段および前記次のアド
レス部分の内容に応答して出力信号を発生し、
前記出力が接続された第１の記憶手段の記憶場
所の内容を前記選択的伝送手段に結合させるよ
うに前記プログラム可能な論理配列体手段を可
能化させる複数個の第１のコインシデンスゲー
ト手段を含み； (b) 前前記第２のデコーダ手段は、それぞれ前記
次のアドレス部分記憶手段に接続された入力
と、前記第２の記憶手段の１つの記憶場所に接
続された出力とを有していて、前記次のアドレ
ス部分記憶手段の内容に応答して出力信号を発
生し、前記出力が接続された第２の記憶手段の
記憶場所の内容を前記選択的伝送手段に結合さ
せるように前記第２の記憶手段を可能化させる
複数個の第２のコインシデンスゲート手段を含
んでいる；特許請求の範囲第４項記載の制御装置。６前記第１のコインシデンスゲート手段および
第２のコインシデンスゲート手段の各々は、いず
れもそれぞれのラインに接続された少なくとも１
つの回路素子と出力とを有する制御ラインによつ
て形成されていて、前記各回路素子は、前記命令
記憶手段の１個のステージまたは前記次のアドレ
ス部分記憶手段によつて付勢され、前記制御ライ
ンは、そのラインに接続された全ての回路素子が
付勢された時にだけ出力信号を伝送する、特許請
求の範囲第５項記載の制御装置。７前記第１のコインシデンスゲート手段の少な
くとも１個と前記第２のコインシデンスゲート手
段の１個とは、同一の制御ラインを共用してお
り、前記選択的伝送手段が前記リードオンリメモ
リ手段から制御ワード出力信号を伝送する時は前
記第１のコインイデンスゲート手段の回路素子と
関連させられた全ての回路素子を選択的に付勢
し、また前記選択的伝送手段が前記プログラム可
能な論理配列体手段から制御ワード出力信号を伝
送する時は前記第２のコインシデンスゲート手段
の回路素子と関連させられた全ての回路素子を選
択的に付勢するための手段を備えている、特許請
求の範囲第６項記載の制御装置。８前記第１の記憶手段および第２の記憶手段の
各々は、いずれもそれぞれそのラインに接続され
た少なくとも１つの回路素子と前記選択的伝送手
段に接続された出力とを有する複数個の制御ライ
ンによつて形成されていて、前記第１の記憶手段
の回路素子の各々は、それぞれ前記第１のコイン
シデンスゲート手段の制御ラインに接続された入
力を有し、また前記第２の記憶手段の回路素子の
各々は、それぞれ前記第２のコインシデンスゲー
ト手段の制御ラインに接続された入力を有し、前
記第１の記憶手段の各制御ラインは、それぞれそ
れらに接続された少なくとも１つの回路素子が付
勢された時に出力信号を伝送する、特許請求の範
囲第６項記載の制御装置。Claims: 1. Processing means operative in response to a control word from a controller in a data processing device to generate a control word containing a respective next address portion in response to an instruction and a previous control. A control device for use in a processor comprising: (a) instruction storage means for receiving and storing instructions; (b) next address portion storage means for receiving and storing a next address portion; (c) (i) generating a control word as an output signal in response to the contents of said instruction storage means and the contents of said next address portion storage means and responsive only to the contents of said next address portion storage means; (ii) programmable logic array means connected to said instruction storage means and said next address portion storage means to generate a control word as an output signal; (d) read-only memory means connected to said next address portion storage means for responsively generating a control word as an output signal; (d) said next address portion storage means; said programmable logic array means and said read-only memory means for selectively transmitting control word output signals from said programmable logic array means or said read-only memory means to said processing means in response to the contents of said programmable logic array means and said read-only memory means; A control device comprising: selective transmission means connected to the memory means; 2. The selective transmission means is further coupled to the next address portion storage means for transmitting the next address portion of the selected control word output signal to the next address portion storage means. The control device according to item 1. 3. said read only memory means having an address signal input connected to said next address portion storage means for generating a control word output signal in response to the contents of said next address portion storage means; Claim 1 containing
Control device as described in section. 4 (a) said programmable logic array means: (i) connected to said selective transmission means each having one
(ii) a first memory means having a plurality of addressable memory locations for storing one control word; storage means, first decoder means connected to the instruction storage means and the next address partial storage means and for coupling the generated address to the first storage means; the first storage means includes coupling means for coupling the contents of the addressed memory location to the selective transmission means; (b) the read-only memory means: (i) the selective transmission means; connected to 1 each
(ii) said second storage means and said next address partial storage means for generating an address from the contents of said next address partial storage means; second decoding means connected to the next address partial storage means and for coupling the generated address to said second storage means, said second storage means being connected to the next address partial storage means; 2. A control device as claimed in claim 1, further comprising coupling means for coupling the contents of a storage location to said selective transmission means. 5 (a) said first decoder means having inputs connected to said instruction storage means and said next address part storage means, respectively, and an output connected to one storage location of said first storage means; and generating an output signal in response to the contents of the instruction storage means and the next address portion;
a plurality of first coincidence gate means for enabling said programmable logic array means to couple the contents of a storage location of a first storage means to said selective transmission means to which said output is connected; (b) said second decoder means each having an input connected to said next address part storage means and an output connected to one storage location of said second storage means; , generating an output signal in response to the contents of said next address portion storage means, said second address portion storage means for coupling the contents of a storage location of said second storage means to said selective transmission means to which said output is connected; 5. The control device according to claim 4, further comprising a plurality of second coincidence gate means for enabling the storage means of the second coincidence gate. 6. Each of the first coincidence gate means and the second coincidence gate means has at least one
a control line having one circuit element and an output, each said circuit element being energized by one stage of said instruction storage means or said next address partial storage means; 6. The control device of claim 5, wherein the line transmits an output signal only when all circuit elements connected to the line are energized. 7. At least one of said first coincidence gate means and one of said second coincidence gate means share the same control line, and said selective transmission means transmits a control word from said read-only memory means. When transmitting an output signal, all circuit elements associated with the circuit elements of said first coin idence gate means are selectively energized, and said selective transmission means also Claim 1, further comprising means for selectively energizing all circuit elements associated with the circuit elements of said second coincidence gate means when transmitting a control word output signal from said means. The control device according to item 6. 8. Each of the first storage means and the second storage means each has a plurality of control lines each having at least one circuit element connected to the line and an output connected to the selective transmission means. each of the circuit elements of the first storage means having a respective input connected to a control line of the first coincidence gate means, and each of the circuit elements of the first storage means having a respective input connected to a control line of the first coincidence gate means; Each of the elements has a respective input connected to a control line of said second coincidence gate means, each control line of said first storage means each having at least one circuit element connected thereto. 7. A control device according to claim 6, which transmits an output signal when activated.