JPH01171047A - Chip alternation controller for memory element - Google Patents

Abstract

PURPOSE:To shorten a processing time and to prevent the induction of a two-bit error by using a tester equipped with the internal part of an MSU for the control of the validation processing, making the validation processing into the processing closed in the internal part of the MSU and after the data on a defective chip are written on an alternating chip, executing the chip alternation. CONSTITUTION:A tester 4 equipped conventionally in the internal part of a main storage unit (MSU) 1 is used, the MSU 1 is set to the test mode, the data on a memory chip to generate the fixed bit fault are corrected by an ECC circuit 3 in the MSU, and after the data are written on a preliminary alternating chip, the chip is alternated. The issuance and execution of the access by the validation processing become the closed processing in the internal part of the MSU by executing such as control. Thus, a chip alternation processing time is shortened and the induction of the two-bit error can be prevented.

Description

【発明の詳細な説明】 〔概　　　要〕 計算機システムの記憶装置を構成するメモリ素子に固定
障害が発生した場合、そのメモリ素子番予備のメモリ素
子に切り替えるメモリチップ交替処理に関し、 主記憶装置（ＭＳＵ）内に従来から備えられているテス
タを活用し、処理時間を大幅に短縮することのできるメ
モリ素子のチップ交替制御装置を提供することを目的と
し、 記憶装置の内部に、現にメモリとして用いられているメ
モリチップ群と該メモリチップ群のうち固定障害が発生
したメモリチップと切り替えるための交替チップとで構
成される記憶手段と、メモリ障害の検出および１ビット
エラーの訂正を行なう障害検出およ、び誤り訂正手段と
、前記記憶装置の単体試験を行なうことができ、かつ前
記障害検出および誤り訂正手段を用いてメモリチップの
交替を制御する試験手段を有するように構成する。[Detailed Description of the Invention] [Summary] When a fixed failure occurs in a memory element constituting a storage device of a computer system, the main storage unit (MSU) ) The purpose of this technology is to provide a chip replacement control device for memory elements that can significantly shorten processing time by utilizing testers that have been conventionally installed inside storage devices. a memory chip group consisting of a memory chip group and a replacement chip for switching to a memory chip in which a fixed fault has occurred among the memory chip group; and error correction means, and test means capable of performing a unit test of the storage device and controlling replacement of memory chips using the fault detection and error correction means.

〔産業上の利用分野〕[Industrial application field]

本発明は計算機システムを構成するメモリ素子に固定障
害が発生した場合に、そのメモリ素子を予備のメモリ素
子に切り替えるメモリチップ交替制御装置に係り、特に
主記憶装置（ＭＳＵ）内部に障害検出および１ビットエ
ラー訂正機能を持つＥＣＣ回路と、ＭＳＵの単体試験お
よびチップの交替処理を制御するテスタとを有し、固定
障害を起こしたメモリチップ上のデータを予備チップ上
にライトした後にチップの交替を行なうチップ交替制御
方式に関する。The present invention relates to a memory chip replacement control device that switches a memory element to a spare memory element when a fixed failure occurs in a memory element constituting a computer system, and in particular, the present invention relates to a memory chip replacement control device that switches the memory element to a spare memory element when a fixed failure occurs in a memory element that constitutes a computer system. It has an ECC circuit with a bit error correction function and a tester that controls unit testing of the MSU and chip replacement processing, and performs chip replacement after writing data on a memory chip that has a fixed failure to a spare chip. This invention relates to a chip replacement control method.

〔従来の技術〕[Conventional technology]

計算機システムを使用している際に、何らかの障害のた
めに仕事の中断を強いられたり、ファイル等の重要な情
報が読めなくなる事はシステムの利用者にとって迷惑で
あり、計算機システムには高い信頼性が要求され、また
障害発生時にはできるだけ早い復旧が望まれる。計算機
システムの記憶装置に対しては、特に高信頼度が要求さ
れる。When using a computer system, it is a nuisance for the system user to be forced to interrupt work or become unable to read important information such as files due to some kind of failure. In addition, when a failure occurs, it is desirable to recover as quickly as possible. High reliability is particularly required for storage devices in computer systems.

現在の計算機システムの記憶装置は、大別してバイポー
ラ形とＭＯＳ形とに分類される半導体メモリ素子で構成
されている。半導体メモリ素子はその高集積化につれて
、より微小なエネルギーレベルで動作するようになった
ため、α線の影習を受けやすくなり、その結果ソフトエ
ラーの発生が多くなっている。ソフトエラーは一次的な
障害であるが、何らかの原因によりメモリ素子がこわれ
ると、その位置では以後必ずビットエラーとなる固定障
害が生ずる。ソフトエラーを含むメモリ素子の誤動作が
システム全体に及ぼす影響は大きく、これに対して種々
の対策が提案され、実用化されている。Storage devices in current computer systems are composed of semiconductor memory elements that are broadly classified into bipolar type and MOS type. As semiconductor memory devices become more highly integrated, they operate at smaller energy levels, which makes them more susceptible to alpha rays, resulting in more soft errors. A soft error is a temporary failure, but if a memory element is damaged for some reason, a fixed failure that will always result in a bit error will occur at that location. Malfunctions of memory elements, including soft errors, have a large impact on the entire system, and various countermeasures have been proposed and put into practical use.

メモリ素子の障害対策として、ＳＥＣ−ＤＥＤ（Ｓｉｎ
ｇｌｅ　Ｅｒｒｏｒ　Ｃｏｒｒｅｃｔｉｏｎ　−Ｄｏｕ
ｂｌｅ　ＥｒｒｏｒＤｅｔｅｃｔｉｏｎ　）符号による
誤り訂正（Ｅ　ＣＣ：　ＥｒｒｏｒＣｈｅｃｋｉｎｇ　
　ａｎｄ　Ｃｏｒｒｅｃｔｉｏｎ）方式と１交替チップ
方式とを併用しているシステムにおいて、ＥＣＣ方式に
より主記憶装置（ＭＳＵ）上のデータに対して８バイト
につき８ビツトのコードを付加すれば、１ビットエラー
を自動訂正し、また２ビットエラーを検出することがで
きる。そしてメモリ素子の固定障害（ハードバーストエ
ラー、部ちメモリチップ内のｎビットにおける固定エラ
ー）が検出された場合には、そのメモリ素子を予備のメ
モリ素子に切り替えるチップ交替制御が行なわれる。SEC-DED (Sin
gle Error Correction-Dou
Error Correction (ECC: Error Checking) using ble Error Detection code
In a system that uses both the 1-bit error correction method and the 1-alternate chip method, if an 8-bit code is added to every 8 bytes of data on the main storage unit (MSU) using the ECC method, 1-bit errors can be automatically eliminated. It is possible to correct and also detect 2-bit errors. When a fixed failure (hard burst error, fixed error in n bits in a memory chip) of a memory element is detected, chip replacement control is performed to switch the memory element to a spare memory element.

この予備交替チップのメモリ内容は不定であり、そのま
までは交替チップ内のビットは約％の割合でビットエラ
ーを発生することになるので、交替チップ上に正しいデ
ータをライトすること、すなわち交替チップのバリデー
ションが必要となる。The memory contents of this spare replacement chip are undefined, and if left as is, the bits in the replacement chip will generate bit errors at a rate of about %, so it is necessary to write correct data onto the replacement chip. Validation is required.

バリデーションを含むメモリ素子のチップ交替制御装置
の従来例ブロック図を第６図に示す。まずハードバース
トエラーの発生が図示しないサービスプロセッサ（Ｓ　
Ｖ　Ｐ）に通知される。サービスプロセッサ（ＳＶＰ）
は、同図（ａ）において、交替情報を主記憶装置（ＭＳ
Ｕ）６１内の交替制御レジスタ（八ＬＣＲ）６５にセッ
トして、予備チップへの交替を指示する。その後、Ｓｖ
Ｐは交替開始をメモリ制御装置（ＭＣＵ）６６に指示し
、ＭＣＵ６６は８バイトのデータのうちどのバイトも書
き換えない指示、即ち後述のＢＭ倍信号全ビットがＯ″
であるパーシャルストアを交替チッブを含む８バイトを
構成するメモリ素子群６２に対して行なう。このアクセ
スを、例えば６４ＫＸ１ビツトのＲＡＭであればアクセ
ス発生回路６７により６４に回行ない、各回毎にＥＣＣ
回路６３により１ビットエラーのデータを訂正すること
でバリデーションが完了する。A block diagram of a conventional example of a chip replacement control device for a memory element including validation is shown in FIG. First, the occurrence of a hard burst error occurs in a service processor (not shown).
VP) will be notified. Service Processor (SVP)
In the same figure (a), replacement information is stored in the main memory (MS).
U) Set in the replacement control register (8LCR) 65 in 61 to instruct replacement to the spare chip. After that, Sv
P instructs the memory control unit (MCU) 66 to start alternation, and the MCU 66 instructs not to rewrite any byte of the 8-byte data, that is, all bits of the BM double signal to be described later are O''.
A partial store is performed on the memory element group 62 comprising 8 bytes including replacement chips. For example, in the case of a 64K x 1-bit RAM, this access is performed 64 times by the access generation circuit 67, and the ECC is executed each time.
Validation is completed by correcting data with a 1-bit error by the circuit 63.

第６図（ｂｌの従来例の動作は同図（ａ）と全く同様で
あるが、その構成に関してＥＣＣ回路６３がＭＣＵ６６
でなく、ＭＳＵ６１の内部にある点のみが異なる。また
同図（Ｃ）は、バーストエラーの通知を受けたｓｖ、ｐ
がＣＰＵ６８に診断命令を指示しくこの間ＣＰＵはス、
トップ状態となる）、ｃｐｕ６８内部からパーシャルス
トアのアクセスを発生させる方式を示す。また第６図に
おいてＭＳＵ６１内部のテスタ（ＴＥＳＴＥＲ）６４は
ＭＳＵ開発時の初期試験においてシステムを構成する各
装置の製造時期の相違によりシスムチとして接続試験が
できない場合に、単体装置試験、一部の複数装置接続試
験、アクセス負荷試験等に利用できるように装備されて
いるものである。The operation of the conventional example shown in FIG. 6 (bl) is exactly the same as that shown in FIG.
The only difference is that it is not inside the MSU 61. In addition, (C) in the same figure shows sv and p that have received a burst error notification.
is instructing the CPU 68 to issue a diagnostic command, and during this time the CPU is
(top state), shows a method for generating partial store access from inside the CPU 68. In addition, in Fig. 6, a tester (TESTER) 64 inside the MSU 61 is used to perform single device tests, some multiple It is equipped so that it can be used for device connection tests, access load tests, etc.

次に、従来のチップ交替制御におけるバリデーションの
原理を第７図により説明する。まず（ａ）で８バイ）　
Ｘ　６４にのメモリ領域上のある位置（＊）に１ピント
の固定エラー状態（ＩＢＥ）が検出されたとすると、そ
のビット位置のメモリチップ（１ビツトＸ６４Ｋ）が予
備の交替チップに切り替えられる。その後（ｂ）で前述
のメモリ領域上のデータを８バイト単位でリードして、
ＥＣＣ回路に入力させ、エラーが検出されればそれを訂
正した後に、再びリードした位置にライトする。これを
６４に回繰り返すことにより（Ｃ）のバリデーション完
了状態となる。Next, the principle of validation in conventional chip replacement control will be explained with reference to FIG. First, use (a) for 8 byes)
If a 1-pin fixed error state (IBE) is detected at a certain position (*) on the memory area of the X64, the memory chip (1 bit X64K) at that bit position is switched to a spare replacement chip. After that, in (b), read the data in the memory area mentioned above in units of 8 bytes,
The data is input to the ECC circuit, and if an error is detected, it is corrected and then written to the read position again. By repeating this 64 times, the validation completion state (C) is reached.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

前述のようなメモリチップ交替制御方式における第一の
問題点はチップの交替処理に長時間を要することである
。特にバリデーション処理はメモリ素子の築積度が高い
ほど時間がかかる。例えば６４にビットＲＡＭで１０秒
かかるとすると、　２５６にビットＲＡＭでは４０秒を
要する。第６図（Ｃ）のように、ＳＶＰからの診断命令
によりＣＰＵがバリデーション処理を行なう場合には、
ＣＰＵが４０秒ストップすることになり、システム全体
への影響が大きい。ここでバリデーション処理の長時間
化の大きな原因は従来例の第６図で、その処理がＭＣＵ
とＭＳＵとの間で、あるいはＳＶＰ、ＣＰＵ。The first problem with the above-mentioned memory chip replacement control method is that chip replacement processing takes a long time. In particular, the validation process takes longer as the degree of construction of the memory element increases. For example, if 64 takes 10 seconds with bit RAM, 256 takes 40 seconds with bit RAM. As shown in FIG. 6(C), when the CPU performs validation processing based on a diagnostic command from the SVP,
The CPU will stop for 40 seconds, which has a large impact on the entire system. Here, the main reason why the validation processing takes a long time is shown in Fig. 6 of the conventional example, where the processing is performed by the MCU.
and MSU, or SVP, CPU.

ＭＣＵおよびＭＳＵが関与して行なわれることにある。This is done with the involvement of MCU and MSU.

第二の問題点は、第６図でバリチージョン処理がＭＣＵ
とＭＳＵ、あるいはＣＰＵＳＭＣＵ、およびＭＳＵと多
くの装置を使用して行なわれる一方で、ＭＳＵ内部のテ
スタ（ＴＥＳＴＥＲ）６４は全く何の役割も果さず、ハ
ードとしての使用効率が悪いことである。すなわちＭＳ
Ｕ内のテスタは、前述のように、ハード開発時の初期試
験において用いられ、中期試験以降および出荷後におい
てはほとんど使用されない。The second problem is that in Figure 6, the variation processing is performed by the MCU.
While this is carried out using the MSU, the CPU MCU, and the MSU and many other devices, the tester 64 inside the MSU plays no role at all, resulting in inefficient use of the hardware. That is, M.S.
As described above, the tester in U is used for initial testing during hardware development, and is hardly used after mid-term testing or after shipping.

従来のチップ交替制御における第三の問題点はチップ交
替制御時に２ビットエラーを誘発する可能性があること
である。前述のバリデーション処理において、同一チェ
ツキングブロック（ＥＣＣを行なう単位、例えば８バイ
ト）を構成するメモリ素子群内に、交替チップ以外で１
ビットエラーが発生するような場合には、その１ビツト
を含む８バイトデータのチエツク時に、交替チップ上の
データが不定であるために２ビットエラーを検出する可
能性がある。The third problem with conventional chip replacement control is that there is a possibility of inducing a 2-bit error during chip replacement control. In the above-mentioned validation process, in the memory element group constituting the same checking block (the unit in which ECC is performed, e.g. 8 bytes), there is one chip other than the replacement chip.
If a bit error occurs, when checking the 8-byte data including that 1 bit, there is a possibility that a 2-bit error will be detected because the data on the replacement chip is undefined.

この２ビットエラーの誘発ケースについて第８図を用い
て説明する。同図ｔａ＞でＯに固定１ビットエラー（Ｈ
Ｂ　Ｅ）が検出され、そのビット位置のメモリチップが
交替チップに切り替えられる。同一チェツキングブロッ
ク内で１ビットエラーが多発する状況では■の位置以外
にも、別のライン上、例えば■の位置に１ビットエラー
（ＩＢＥ）が存在し得る。さらに同図（ｂ）のバリデー
ション動作中にもソフトエラーにより、例えばＯの位置
に１ビットエラー（ＩＢＥ）が発生することがある。交
替チ・ノブ上のデータは不定であるから、この状態でバ
リデーション処理を行なうと、■および■のあるライン
上で２ビットエラー（２８Ｅ）がＥＣＣ回路により検出
される可能性が高い。The case where this 2-bit error occurs will be explained using FIG. 8. 1 bit error (H) fixed to O at ta> in the same figure
B E) is detected and the memory chip at that bit position is switched to the replacement chip. In a situation where 1-bit errors occur frequently within the same checking block, 1-bit errors (IBE) may exist on another line, for example, at the position 2, in addition to the position 2. Furthermore, even during the validation operation shown in FIG. 2B, a 1-bit error (IBE) may occur, for example, at the O position due to a soft error. Since the data on the alternate channel knob is undefined, if validation processing is performed in this state, there is a high possibility that a 2-bit error (28E) will be detected by the ECC circuit on a line with ■ and ■.

′すなわち、本来１ビットエラーでしかない場合に、１
ビットエラーを救済するためのバリデーション処理によ
り２ビットエラーを作り出してしまうことになり、チッ
プ交替制御がかえって信頼性の低下をまねくことになる
。これは、従来のチップ交替制御が同一チェツキングブ
ロックを構成するメモリ素子群内では、ただ一つの１ビ
ットエラーしか発生しないことを前提にしており、１ビ
ットエラーが多発するような状況を考慮していなかった
ためである。'In other words, if it is originally only a 1-bit error, 1
The validation process for relieving bit errors will result in the creation of 2-bit errors, and the chip replacement control will actually lead to a decrease in reliability. This is because conventional chip replacement control assumes that only one 1-bit error occurs within a group of memory elements that make up the same checking block, and takes into consideration situations where 1-bit errors occur frequently. This is because they were not prepared.

以上詳細に説明した問題点の部分的解決法として、２ビ
ツト誤′り訂正回路を用いることや、現メモリの内容を
一時退避してからチップを交替し、その後フルストアに
よる再書込とバリデーションを行なうことも考えられる
。しかしながら、前者ではＥＣＣ回路等のハード量が増
大し、後者ではバッファ等のハード量が増大する。例え
ば後者で４ＫＢのバッファを用いても、６４にチップで
８バイトとすると５１２Ｋ　Ｂのバリデーションが必要
となり、　１２３回の切替制御を要するなど、非現実的
である。As a partial solution to the problem described in detail above, it is possible to use a 2-bit error correction circuit, temporarily save the contents of the current memory, replace the chip, and then perform rewriting and validation using a full store. It is also possible to do this. However, in the former case, the amount of hardware such as an ECC circuit increases, and in the latter case, the amount of hardware such as a buffer increases. For example, even if a 4 KB buffer is used in the latter case, if 64 chips are used as 8 bytes, 512 KB of validation will be required, which will require 123 switching controls, which is unrealistic.

本発明は、上述の問題点に鑑み、主記憶装置（ＭＳＬＪ
）内に従来から備えられているテスタを活用−し、処理
時間を大幅に短縮することのできるメモリ素子のチップ
交替制御装置を提供し、さらに同一ヂエッキングブロッ
ク内で１ビットエラーが多発する状況下においても２ビ
ットエラーを誘発しないチップ交替制御方式を確立する
ことを目的とする。In view of the above-mentioned problems, the present invention provides a main storage device (MSLJ).
), we provide a chip replacement control device for memory elements that can significantly shorten processing time by utilizing the tester conventionally installed in The purpose of this invention is to establish a chip replacement control method that does not induce 2-bit errors even under various conditions.

〔問題点を解決するための手段〕[Means for solving problems]

本発明のメモリ素子のチップ交替制御装置ブロック図を
第１図に示す。第１図は主記憶装−Ｚ（ＭＳＵ）１内部
における本発明の構成要素を示す。A block diagram of a chip alternation control device for a memory device according to the present invention is shown in FIG. FIG. 1 shows the components of the present invention inside the main storage unit-Z (MSU)1.

同図において、記憶手段２の内部には現に主記憶メモリ
として用いられているメモリ群２ａと、交替チップ２ｂ
とが含まれている。障害検出および誤り訂正手段３は例
えばＥＣＣ回路であり、１ビットエラーを訂正し、２ビ
ットエラーを検出する機部を有する。試験手段４は例え
ば主記憶装置１の単体試験を行なうテスタであり、記憶
手段２へのアクセス機能を活用し、障害検出および誤り
訂正手段３を用いてメモリ素子のチップ交替を制御する
。さらに交替制御レジスタ（ＡＬＣＲ）５はどの位置の
メモリ素子を交替するかのデータを格納するためのもの
である。In the figure, inside the storage means 2, there are a memory group 2a currently used as a main memory, and a replacement chip 2b.
and are included. The fault detection and error correction means 3 is, for example, an ECC circuit, and has a section for correcting 1-bit errors and detecting 2-bit errors. The test means 4 is, for example, a tester that performs a unit test of the main memory device 1, and utilizes the access function to the memory means 2 and controls chip replacement of memory elements using the fault detection and error correction means 3. Further, an alternation control register (ALCR) 5 is used to store data indicating which memory element is to be substituted.

〔作　　　用〕[For production]

第１図において試験手段４は、主記憶装置（ＭＳＵ）１
の単体試験を行なうためのテスタであり、ハードバース
トエラーの通知を受けた図示しないサーヒスプロセッサ
（ＳｖＰ）はｓｖｐ−ｓｃｉ（Ｓｙｓｔｅｍ　Ｃｏｎ５
ｏｌｅ　Ｉｎｔｅｒｆａｃｅ）を通してテスタにコマン
ドの形式でチップ交替に関する情報、例えばバリデーシ
ョンの開始アドレス、終了ナトレスその他のデータを送
る。In FIG. 1, the test means 4 is a main storage unit (MSU) 1
A service processor (SvP) (not shown) that receives notification of a hard burst error is a tester for performing unit tests of svp-sci (System Con5
Information regarding the chip replacement, such as validation start address, end address, and other data, is sent to the tester in the form of a command through the ole interface.

試験手段４はＭＳｔＪｌをテストモードに設定し、記憶
手段２から、例えば８バイトを単位としてデータをリー
ドし、そのデータを障害検出および誤り訂正手段３に入
力させ、１ビットエラーを訂正した後に再び記憶手段２
の同じ領域にライトする。The testing means 4 sets the MStJl to test mode, reads data from the storage means 2 in units of, for example, 8 bytes, inputs the data to the fault detection and error correction means 3, corrects a 1-bit error, and then reads the data again. Storage means 2
write to the same area.

この動作をＳｖＰから指示されるエンドアドレスに対応
するメモリ位置まで繰り返してバリデーション処理が終
了する。This operation is repeated until the memory location corresponding to the end address instructed by SvP ends the validation process.

ここで、第８図で説明したような２ビットエラーの誘発
を防ぐために、本発明では従来例と異なるバリデーショ
ン方式を用いる。第２図がその原理図である。同図（ａ
）で、まずチップを交替する以前のメモリの内容を８バ
イト毎にリードし、それをＥＣＣ回路に入力させて１ビ
ットエラー（Ｂ　Ｅ）を訂正する。訂正されたデータは
メモリの同一ライン上に再びライトされるが、１ビット
エラーが発生しているビット位置（不良チップ）に対す
るデータのみは交替チップ上にライトされる。Here, in order to prevent the induction of 2-bit errors as explained in FIG. 8, the present invention uses a validation method different from the conventional example. Figure 2 shows the principle. The same figure (a
), first read the contents of the memory before replacing the chip every 8 bytes, input it to the ECC circuit, and correct the 1-bit error (BE). The corrected data is written on the same line of the memory again, but only the data for the bit position where a 1-bit error has occurred (defective chip) is written on the replacement chip.

以上の動作を６４に回行なうとバリデーションが完了し
、第２図（ｂｌの状態となるが、バリデーション完了後
は１ビットエラーが発生したビット位置、すなわち不良
チップからのデータリードは行なわれず、データリード
の際には対応する交替ビントからのリードがなされる。When the above operation is repeated 64 times, validation is completed and the state shown in Fig. 2 (bl) is reached, but after validation is completed, data is not read from the bit position where a 1-bit error has occurred, that is, from the defective chip, and the data When reading, the corresponding replacement bin is read.

以上に説明したように、本発明はＭＳＵ内部に従来から
備えられているテスタをバリデーション処理の制御に用
いるため、バリデーション処理がＭＳＵ内部で閉じた処
理となること、不良チ・ノブ上のデータを交替チップ上
にライトした後に、チップ交替を行なうことを特徴とし
ている。As explained above, since the present invention uses a tester conventionally provided inside the MSU to control the validation process, the validation process becomes a closed process inside the MSU, and the data on the defective chi-knob is The feature is that chip replacement is performed after writing on the replacement chip.

〔実　　施　　例〕〔Example〕

本発明におけるＭＳＵおよびテスタの実施例を説明する
に先だって、第１図における交替制御レジスタ（ＡＬＣ
Ｒ）５の内容を第３図によって説明する。同図は全体で
１４ビツトの構成例であり、ビット“００″は交替有効
ビット（ＡＬＥ：八１ｔｅｒｎａｔｅ　　Ｅｎａｂｌｅ
）であり、このビットが“１″のとき、ＡＬＣＲ５の内
容が有効であることを示す。ビット″０１”は交替完了
ビット（Ａ　Ｌ　Ｃ：Ａｌｔｅｒｎａｔｅ　Ｃｏｍｐｌ
ｅｔｅであり、このビットが１″のとき、チップの交替
が完了していることを示す。Before explaining the embodiments of the MSU and tester of the present invention, the alternation control register (ALC) shown in FIG.
The contents of R) 5 will be explained with reference to FIG. The figure shows an example of a configuration of 14 bits in total, and bit “00” is an alternate enable bit (ALE).
), and when this bit is "1", it indicates that the contents of ALCR5 are valid. Bit “01” is the alternation completion bit (ALC: Alternate Comp
ete, and when this bit is 1'', it indicates that chip replacement has been completed.

ビット“０２”から１３″までが交替ビットの位置を指
示する。まずビット“０２”から“０６”の５ビツトは
交替ＷＡＹ選択ビット（ＷＡ　Ｙ　Ｓ　：　Ｗ　Ａ　Ｙ
　５ｅｌｅｃｔ）である。ここでＷＡＹは、例えば、メ
モリをある単位部分（容量）に分割し、各々の単位部分
へは独立にアクセスが行え、一つの単位部分では、その
内のただ一つの８バイトデータにのみアクセスができる
ようにした分割単位部分である。ここではＷＡＹが０か
ら３１まであるものとしている。ビット“０７”から１
０″までの４ビツトは交替バイト選択ビットであり、デ
ータ８バイトとＥＣＣコード１バイトとの計９バイトの
内の一つを指示する。ビット“１１″から１３”までの
３ビツトは交替バイト内での交替ビット位置、０から７
までの一つを指示する交替ビット選択ビットである。Bits "02" to "13" indicate the position of the replacement bit. First, the five bits "02" to "06" are replacement WAY selection bits (WAYS: WAYS).
5elect). Here, WAY means, for example, that the memory is divided into certain unit parts (capacity), each unit part can be accessed independently, and in one unit part, only one 8-byte data can be accessed. This is the division unit part that was made possible. Here, it is assumed that there are WAYs from 0 to 31. Bit “07” to 1
The 4 bits up to 0'' are alternate byte selection bits and indicate one of a total of 9 bytes, including 8 bytes of data and 1 byte of ECC code. The 3 bits from bits "11" to 13 are alternate bytes. Alternate bit position within, 0 to 7
This is a replacement bit selection bit that indicates one of the following.

第４図は本発明における主記憶装置（ＭＳＵ）の実施例
を示す。ただしＭＳＵに内蔵されているテスタは別に第
５図に示す。第４図でセレクタ１１〜１３はメモリ制御
装置（ＭＣＵ）６６からのアクセスと、ＭＳＵ内部のテ
スタからのアクセスとを切り替えるものである。セレク
タ１１に入力する信号のうちＧＯ倍信号、ＭＳＵに対す
る起動信号、ｏｐｃ信号はＧｏ倍信号付随し、処理すべ
きアクセスの種類を示す。ＭＳＵの基本的アクセスとし
てはフェッチ（続出）、ストア（書込）があり、またス
トアにはパーシャルストア（部分書込）とフルストア（
全書込）とがある。FIG. 4 shows an embodiment of the main storage unit (MSU) in the present invention. However, the tester built into the MSU is shown separately in FIG. In FIG. 4, selectors 11 to 13 switch between access from a memory control unit (MCU) 66 and access from a tester inside the MSU. Among the signals input to the selector 11, the GO multiplication signal, the activation signal for the MSU, and the opc signal are accompanied by the Go multiplication signal and indicate the type of access to be processed. The basic accesses of MSU include fetch (one after another) and store (write), and stores include partial store (partial write) and full store (
All writing).

セレクタ１２に入力する信号のうちＷＤ倍信号メモリへ
の書込データであり、ＢＭ倍信号メモリへの書込に際し
て８バイトデークの各バイトに対応する８ビツトの信号
で、パーシャルストアでは書き換えるバイトに対応する
ビットを、フルストアでは全ビットを“１”として書き
換えるバイトを示す。セレクタ１３に入力するＡＤＲ５
信号はＧＯ倍信号付随し、アクセスすべきメモリのアド
レスを示す。Of the signals input to the selector 12, this is the write data to the WD double signal memory.It is an 8-bit signal that corresponds to each byte of the 8-byte data when writing to the BM double signal memory, and corresponds to the byte to be rewritten in the partial store. In the full store, all bits are rewritten as "1". ADR5 input to selector 13
The signal accompanies the GO times signal and indicates the address of the memory to be accessed.

またセレクタ１１．１２．１３に入力するＴ＆Ａ　　Ｍ
ＯＤＥ信号はテスクおよびチップ交替制御モードで動作
することを示すモード信号で、この信号が有効のとき、
ＭＣＵ６６からのインタフエエース信号（Ｇｏ、ＯＰＣ
，ＢＭ、ＷＤ、ＡＤＲ８）はテスタからの信号（“Ｔ”
を付加したＴＧＯｌＴＯＰＣＳＴＢＭＳＴＷＤ、　ＴＡ
ＤＲ３）にに切り替えられてＭＳＵに入力する。Also, T&A M input to selector 11, 12, 13
The ODE signal is a mode signal indicating operation in the test and chip alternation control mode, and when this signal is enabled,
Interface signal (Go, OPC) from MCU66
, BM, WD, ADR8) is the signal from the tester (“T”
TGOlTOPCSTBMSTWD, TA
DR3) and input to the MSU.

本発明ではパイプライン処理が用いられており、セレク
タ１１の出力はコントロールパイプライン１４、セレク
タ１２の出力はライトデータパイプライン１５、セレク
タ１３の出力はアドレスパイプライン１６に入力される
。ライトデータパイプライン上のデータ（８バイト）に
対してフルストアチエツクビット発生器１７によりチエ
ツクビット（８ビツト）が付加された後、そのデータは
セレクタ１８、ライトデータレジスタ１９を通してメモ
リ素子群（ＲＡＭ　　ＡＲＲＡＹ）２０にライトされる
。このときのライト位置は、セレクタ１３の出力するア
ドレス（ＡＤＲ３）信号とチップセレクト／ライトイネ
ーブル（Ｃ３／ＷＥ）タイミング作成回路２１の出力と
がレジスタ群２２を経由してＡＤＲ３／Ｃ３／ＷＥ信号
としてＲＡＭΔＲＲＡＹ２０に入力して指定される。Pipeline processing is used in the present invention, and the output of the selector 11 is input to the control pipeline 14, the output of the selector 12 is input to the write data pipeline 15, and the output of the selector 13 is input to the address pipeline 16. After check bits (8 bits) are added to the data (8 bytes) on the write data pipeline by the full store check bit generator 17, the data is passed through the selector 18 and write data register 19 to the memory element group (RAM). ARRAY)20. At this time, the write position is determined by the address (ADR3) signal output by the selector 13 and the output of the chip select/write enable (C3/WE) timing generation circuit 21 via the register group 22 as the ADR3/C3/WE signal. It is specified by inputting it to RAMΔRRAY20.

ＲＡＭ　　ＡＲＰＡＹ２０に固定障害が生じると、その
１ビットエラーのビット位置に対して交替ＲＡＭ２３が
準備され、交替チップ制御回路から交替制御レジスタ（
ＡＬＣＲ）２４に入力する交替データがセレクタ２５．
２６に入力される。セレクタ２６にはＡＤＲ３／Ｃ３／
ＷＥ信号が入力し、交替制御レジスタ（ＡＬＣＲ）２４
が指定するビット位置にライトされるべきデータがセレ
クタ２５、レジスタ２７を経由して交替ＲＡＭ２３に入
力する。When a fixed failure occurs in the RAM ARPAY 20, a replacement RAM 23 is prepared for the bit position of the 1-bit error, and the replacement control register (
The replacement data input to the selector 25.ALCR) 24.
26. The selector 26 has ADR3/C3/
When the WE signal is input, the alternation control register (ALCR) 24
The data to be written to the bit position specified by is input to the alternate RAM 23 via the selector 25 and register 27.

次にデータのリード、およびＥＣＣ回路によるエラー検
出と訂正について説明する。ＲＡＭ　　ＡＲＲＡＹ２０
からリードデータレジスタ３１を通し、また交替ＲＡＭ
２３からレジスタ３２を通してリードされたデータはセ
レクタ３３を経由してマージ（組合せ回路）３４に入力
する。そのデータはマージ３４においてライトデータパ
イプライン１５上のライトデータ、および前述のバイト
マークＢＭと組み合わされた後にリードデータとしてＥ
ＣＣ／ＰＳＴＣＧ回路３５に入力する。ここでＰＳＴＣ
Ｇ回路はパーシャルストアチエツクビット発生器であり
、ＥＣＣ回路により訂正されたデータのパーシャルスト
アを行なうに際してチエツクビットを付加する。ＥＣＣ
回路は、例えば−船釣なＳ　Ｅ　Ｃ−Ｄ　Ｅ　Ｄ　（Ｓ
ｉｎｇｌｅ　Ｅｒｒｏｒ　Ｃｒｒｅｃｔｉｏｎ−Ｄｏｕ
ｂｌｅ　Ｅｒｒｏｒ　Ｄｅｔｅｃｔｉｏｎ）符号を用い
、８バイトのデータに対して８ビツトのチエツクビット
を付加し、１ビットエラーの訂正と、２ビットエラーの
検出を行なう。ＥＣＣ／ＰＳＴＣＧ３５により訂正され
、新たにチエツクビットが付加されたデータはライトデ
ータとしてセレクタ１８等を経由してＲＡＭ　　ＡＲＲ
ＡＹ２０に再書込される。Next, data reading and error detection and correction by the ECC circuit will be explained. RAM ARRAY20
from the read data register 31, and also from the alternate RAM.
Data read from 23 through register 32 is input to merge (combinational circuit) 34 via selector 33. The data is combined with the write data on the write data pipeline 15 and the above-mentioned byte mark BM in the merge 34, and is then converted into read data.
It is input to the CC/PSTCG circuit 35. Here PSTC
The G circuit is a partial store check bit generator that adds a check bit when performing a partial store of data corrected by the ECC circuit. E.C.C.
The circuit is, for example, S E C D E D (S
ingle Error Correction-Dou
Error Detection) code is used to add 8 check bits to 8 bytes of data to correct 1-bit errors and detect 2-bit errors. The data corrected by the ECC/PSTCG35 and with a new check bit added is sent as write data to the RAM ARR via the selector 18, etc.
Rewritten in AY20.

またこのデータは同時にＭＣＵおよびテスタに入力され
る。さらに、ＥＣＣ／ＰＳＴＣＧ３５からＭＣＵにエラ
ー（ＥＲ）情報が出力される。一つのチェツキングブロ
ックに対する上述の動作が終了するとＲＡＭ　　ＡＲＲ
八Ｙへ０内の故障ビット位置のメモリチップは交替ＲＡ
Ｍ２３に切り替えられる。This data is also input to the MCU and tester at the same time. Furthermore, error (ER) information is output from the ECC/PSTCG 35 to the MCU. When the above operation for one checking block is completed, RAM ARR
Memory chips with faulty bit positions within 0 to 8Y are replaced with RA
Can be switched to M23.

第５図は本発明においてＭＳＵに内蔵されるテスタの実
施例を示す。テスク制御回路４１、および交替チップ制
御回路４２にはサービスプロセッサ（Ｓ　Ｖ　Ｐ）から
インタフェース（ＳＣＩ）を通してコマンドが与えられ
る。この内蔵テスタはメモリ制御装置（ＭＣＵ）を用い
ることなく　ｓｖｐとＳＣＩを用いて、独立にＭＳＵを
診断する機能を有する。診断機能としては、本発明で用
いる機能、すなわちメモリ上のデータのＥＣＣ回路によ
るチエツク以外に、メモリ上のデータとこのテスタの有
する期待値との比較を行なうこともできる。FIG. 5 shows an embodiment of the tester built into the MSU according to the present invention. Commands are given to the task control circuit 41 and the replacement chip control circuit 42 from the service processor (SVP) through the interface (SCI). This built-in tester has the ability to independently diagnose the MSU using svp and SCI without using a memory control unit (MCU). As a diagnostic function, in addition to the function used in the present invention, that is, checking the data on the memory by the ECC circuit, it is also possible to compare the data on the memory with the expected value of this tester.

第５図で、テストオペレーションレジスタ（ＴＯＰＲ）
４３はテスタのオペレーションモードを設定するための
レジスタで、その出力信号ＴＧＯとＴＯＰＣとはパリテ
ィ−が付加された形式で第４図のセレクタ１１に入力さ
れる。テストライトデータレジスタ（ＴＷＤＲ）４４は
ストア系のアクセスに必要なライトデータＷＤやバイト
マークＢＭを設定するレジスタで、その出力信号ＴＢＭ
、ＴＷＤはパリティ−付加後セレクタ１２に入力される
。In Figure 5, the test operation register (TOPR)
43 is a register for setting the operation mode of the tester, and its output signals TGO and TOPC are input to the selector 11 in FIG. 4 in a parity-added format. The test write data register (TWDR) 44 is a register for setting write data WD and byte mark BM necessary for store-related access, and its output signal TBM.
, TWD are input to the selector 12 after parity addition.

テストスタートアドレスレジスタ（ＴＳＡＲ）４５はテ
ストの開始アドレスを、またテストエンドアドレスレジ
スタ（ＴＥＡＲ）４６はテストの終了アドレスを設定す
るレジスタである。テストアドレスレジスタ（ＴＡＲ）
４７はテストアドレス（ＴＡＤＲ３）を設定するもので
、ＴＳＡＲ４５の出力するテスト開始アドレスとアドレ
ス制御回路４Ｂの出力とがインクリメント回路４９に入
力し、その出力がテストアドレスとなる。チップ交替制
御時には同−ＲＡＭチップ、すなわち同一ビット位置に
対するアクセスとなるようにテストアドレスがインクリ
メントされる。テストアドレスとテストエンドアドレス
とが比較回路５０により常に比較され、両者の一致が検
出された時点でテスト、本発明では交替チップのバリデ
ーション処理が終了する。比較回路５２はリードデータ
とテストコンベアデータレジスタ５１に格納されている
期待値とを比較するためのもので、ＭＳＵの初期動作試
験等に用いられる。また交替チップ制御回路４２から第
４図の交替制御レジスタ２４に対してチップ交替情報が
出力される。A test start address register (TSAR) 45 is a register for setting a test start address, and a test end address register (TEAR) 46 is a register for setting a test end address. Test address register (TAR)
Reference numeral 47 is for setting a test address (TADR3), and the test start address output from the TSAR 45 and the output of the address control circuit 4B are input to the increment circuit 49, and the output becomes the test address. During chip replacement control, the test address is incremented so that the same RAM chip, ie, the same bit position, is accessed. The test address and the test end address are constantly compared by the comparison circuit 50, and when a match is detected between the two, the test, or in the present invention, the replacement chip validation process, ends. The comparison circuit 52 is for comparing the read data with the expected value stored in the test conveyor data register 51, and is used for initial operation tests of the MSU. Chip replacement information is also output from the replacement chip control circuit 42 to the replacement control register 24 shown in FIG.

以上詳細に説明したように、本発明では主記憶装置（Ｍ
ＳＵ）内部に従来から備えられているテスタを用いて、
ＭＳＵをテストモードに設定し、固定ビット障害の発生
したメモリチップ上のデータを、ＭＳＵ内のＥＣＣ回路
により訂正し、予備交替チップ上にライトした後にチッ
プの交替を行なうことになる。このような制御を行なう
ことにより、バリデーション処理でのアクセスの発行と
実行がＭＳＵ内部での閉じた処理となり、従来のＭＣＵ
−ＭＳＵ、あるいは５ＶＰ−４ＣＰＵ→ＭＣＵ−ＭＳＵ
と経由して実行されるバリデーション処理に比べて高、
速となる。さらに、交替チップ上に正しいデータをライ
トした後にチップ交替を行なうために、２ビットエラー
の誘発を防ぐことになる。As explained in detail above, in the present invention, the main memory (M
SU) Using the tester conventionally installed inside,
The MSU is set in a test mode, and the data on the memory chip where the fixed bit failure has occurred is corrected by the ECC circuit within the MSU and written onto the spare replacement chip, and then the chip is replaced. By performing this kind of control, the issuance and execution of access in validation processing becomes a closed process within the MSU, which is different from the conventional MCU.
-MSU or 5VP-4CPU → MCU-MSU
high compared to the validation process performed via
Becomes faster. Furthermore, since chip replacement is performed after correct data is written on the replacement chip, 2-bit errors are prevented from occurring.

〔発明の効果〕〔Effect of the invention〕

本発明では主記憶装置（ＭＳＵ）内に従来から備えられ
ているテスタを使用してチップ交替処理を行なうため、
ハード上の使用効率が向上する。In the present invention, since the chip replacement process is performed using a tester conventionally provided in the main storage unit (MSU),
Improves hardware usage efficiency.

また交替チップのバリデーションがＭＳＵ内での閉じた
処理となるため、チップ交替処理に要する時間を大幅に
短縮することができ、さらにＥＣＣ方式による同一チエ
ソキングブロック内で１ビットエラーが多発するような
状況下においても、バリデーション動作による２ビット
エラーの誘発を防止することができる。In addition, since the validation of replacement chips is a closed process within the MSU, the time required for chip replacement processing can be significantly shortened, and furthermore, the ECC method can prevent 1-bit errors from occurring frequently within the same chip replacement block. Even under such circumstances, it is possible to prevent 2-bit errors from occurring due to validation operations.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明のメモリ素子のチップ交替制御装置の原
理ブロック図、 第２図＋８）、　（ｂ）は本発明における交替チップの
バリデーションの原理図、 第３図は実施例における交替制御レジスタ（ΔＬＣＲ）
の内容説明図、 第４図は主記憶装置（ＭＳＵ）の実施例ブロック図、 第５図はＭＳＵ内藏内入テスタ施例ブロック図、第６図
＋８）、　（ｂ）、　（Ｃ）はチップ交替制御装置の従
来例ブロック図、 第７図（ａｌ、　（ｂ）、　（ｅ）は従来の交替チップ
バリデーションの原理図、 第８図（ａ）、　（ｂ）は従来のチップ交替制御におけ
る２ビツト工ラー誘発ケースの説明図である。 １．６１・・・主記憶装置（ＭＳＵ）、２．６２・・・
メモリチップ群、 ２ａ・・・現用されているメモリチップ群、２ｂ・・・
交替メモリチップ、 ３．６３・・・ＥＣＣ回路、 ４．６４・・・ＭＳＵ内蔵テスタ、 ５．６５・・・交替制御レジスタ（Ａ　Ｌ　ＣＲ）、６
６・・・メモリ制御装置（ＭＣＵ）、６７・・・バリデ
ーションアクセス発生回路、６８・・・中央処理装置（
ＣＰ　Ｕ）。Figure 1 is a principle block diagram of a chip replacement control device for memory elements of the present invention, Figure 2 +8), (b) is a principle diagram of validation of replacement chips in the present invention, and Figure 3 is a replacement control register in an embodiment. (ΔLCR)
Figure 4 is a block diagram of an example of the main storage unit (MSU), Figure 5 is a block diagram of an example of a tester inside the MSU, Figure 6 + 8), (b), (C) are A block diagram of a conventional example of a chip replacement control device. Figures 7(a), (b), and (e) are principle diagrams of conventional chip replacement validation. Figures 8 (a) and (b) are diagrams of conventional chip replacement control. It is an explanatory diagram of a 2-bit error induced case. 1.61...Main storage unit (MSU), 2.62...
Memory chip group, 2a...Memory chip group currently in use, 2b...
Alternate memory chip, 3.63... ECC circuit, 4.64... MSU built-in tester, 5.65... Alternate control register (A L CR), 6
6...Memory control unit (MCU), 67...Validation access generation circuit, 68...Central processing unit (
CPU).

Claims (1)

【特許請求の範囲】 １）現にメモリとして用いられているメモリチップ群（
２ａ）と該メモリチップ群のうち固定障害が発生したメ
モリチップと切り替えるための交替チップ（２ｂ）とで
構成される記憶手段（２）と、メモリ障害の検出および
１ビットエラーの訂正を行なう障害検出および誤り訂正
手段（３）と、前記記憶手段（２）の単体試験を行なう
と共に、かつ前記障害検出および誤り訂正手段（３）を
用いてメモリチップの交替を制御する試験手段（４）と
を有し、前記記憶手段（２）、障害検出および誤り訂正
手段（３）及び試験手段（４）を計算機システムの記憶
装置（１）の内部に設けたことを特徴とするメモリ素子
のチップ交替制御装置。 ２）前記記憶装置（１）は主記憶装置（ＭＳＵ）であり
、前記記憶手段（２）を構成するメモリチップはＲＡＭ
チップであり、前記障害検出および誤り訂正手段（３）
はＥＣＣ回路であり、かつ前記試験手段（４）はＭＳＵ
に内蔵されるテスタであることを特徴とする特許請求の
範囲第１項記載のメモリ素子のチップ交替制御装置。 ３）現にメモリとして用いられているメモリチップ群（
２ａ）のうち固定障害が発生したメモリチップ上のデー
タを、障害検出および誤り訂正手段（３）によって訂正
し、該訂正データを交替チップ（２ｂ）上にライトした
後にチップの交替を行なうことを特徴とするメモリ素子
のチップ交替制御装置。 ４）前記メモリチップの交替は試験手段（４）の制御の
もとで行われることを特徴とする特許請求の範囲第３項
記載のメモリ素子のチップ交替制御装置。[Claims] 1) A group of memory chips currently used as memories (
2a) and a replacement chip (2b) for switching to a memory chip in which a fixed fault has occurred among the memory chip group; a detection and error correction means (3); and a test means (4) for performing a unit test of the storage means (2) and controlling replacement of memory chips using the fault detection and error correction means (3); Chip replacement of a memory element, characterized in that the storage means (2), the fault detection and error correction means (3), and the test means (4) are provided inside a storage device (1) of a computer system. Control device. 2) The storage device (1) is a main storage unit (MSU), and the memory chip constituting the storage means (2) is a RAM.
a chip, and the fault detection and error correction means (3)
is an ECC circuit, and the test means (4) is an MSU
The chip alternation control device for a memory element according to claim 1, wherein the device is a tester built in a memory device. 3) Group of memory chips currently used as memory (
In 2a), the data on the memory chip in which the fixed fault has occurred is corrected by the fault detection and error correction means (3), and the corrected data is written on the replacement chip (2b) before the chip is replaced. Features: Chip alternation control device for memory elements. 4) The chip replacement control device for a memory element according to claim 3, wherein the replacement of the memory chip is performed under the control of a testing means (4).