JPH01170249A - Transmission/reception speed conversion system - Google Patents
Transmission/reception speed conversion systemInfo
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- JPH01170249A JPH01170249A JP62327506A JP32750687A JPH01170249A JP H01170249 A JPH01170249 A JP H01170249A JP 62327506 A JP62327506 A JP 62327506A JP 32750687 A JP32750687 A JP 32750687A JP H01170249 A JPH01170249 A JP H01170249A
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Abstract
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、低速システムから高速システムへのデータ
送出および高速システムから低速システムへのデータ送
出に好適な送受信速度変換方式（従来の技術）
一般に、第３図に示（ように成るホスト装置（以下、Ｈ
ＯＳ Ｔと称する）１１に対して複数のワークステーシ
ョン（以下、Ｗ Ｓと称する）１２を接続使用すること
が要求される場合、複数のＷＳｉ２が広範な領域に厘っ
で配置でき、且つ配線工事を容易にするため等の理由で
、複数のＷＳｉ２とＩＩ ＯＳ Ｔ １１との相互接続
を第４図に示すようにローカルエリアネットワーク（以
下、ＬＡＮと称する）１３を用いて行なう場合がある。[Detailed Description of the Invention] [Object of the Invention] (Industrial Application Field) This invention provides a transmission/reception speed conversion method ( Prior Art) In general, a host device (hereinafter referred to as H
When multiple workstations (hereinafter referred to as WS) 12 are required to be connected to an OS In some cases, a plurality of WSi2s and the II OS T 11 are interconnected using a local area network (hereinafter referred to as LAN) 13, as shown in FIG. 4, for reasons such as facilitating the operation.
このＬ Ａ Ｎ １３の伝送速度は、一般にト１０８Ｔ
１１およびＷＳｉ２の伝送速度より高速であり、したが
って１ｌＯ８Ｔ１１゜Ｌ Ａ Ｎ １３問およびＷＳｉ
２．ＬＡＮ１３間には、それぞれ速度変換のためのアダ
プタ（速度変換アダプタ）１４を設ける必要がある。こ
の速度変換アダプタ１４には、低速側から高速側へ送出
するためのデータ（シリアルデータ）を−時格納するＦ
ＩＦＯバッフ１（ファースト・イン・）７−スト・アウ
ト・バッファ、先入れ先出しバッファ）を持つ速度変換
機構と、高速側から低速側へ送出するためのデータ（シ
リアルデータ）を−時格納するＦＩＦＯバッファを持つ
速度変換機構とが置かれる。これらの速度変換機構では
、一連の入力データを入力側と異なる伝送速度の出力側
に正しく送出づるために、同データを入力側の伝送速度
で全てＦＩＦＯバッフ？に一時格納した後、出力側の伝
送速度で送出Ｊるように構成されるのが一般的であった
。The transmission speed of this LAN 13 is generally 108T.
11 and WSi2, and therefore 11O8T11°L A N 13 and WSi
2. It is necessary to provide an adapter (speed conversion adapter) 14 between the LANs 13 for speed conversion. This speed conversion adapter 14 has an F that stores data (serial data) for sending from the low speed side to the high speed side.
A speed conversion mechanism with IFO buffer 1 (first-in, first-in, first-out buffer, first-in, first-out buffer) and a FIFO buffer that stores data (serial data) to be sent from the high-speed side to the low-speed side. A speed conversion mechanism with a speed conversion mechanism is placed. In these speed conversion mechanisms, in order to correctly send a series of input data to an output side with a transmission speed different from that of the input side, all the same data is transferred to a FIFO buffer at the transmission speed of the input side. Generally, the data was temporarily stored in the data source and then sent out at the output transmission speed.
第５図は、上記速度変換アダプタ１４に置かれる従来の
（低速／高速変換用）速度変換機構を示す。同図におい
て、２１はＦＩＦＯバッファ（以下、単にＦＩＦＯと称
する）である。このＦＩＦＯ２１の入口（受信側）にシ
リアル受信データ２２が到達すると、この受信データ２
２に同期した（低速の）受信クロック信号２３をデータ
積込み信号として、受信データ２２が１ビツトずつ順に
ＦＩＦＯ２１に積込まれる。受信データ２２および受信
クロック信号２３はデータエンド検出回路２４にも供給
され、受信データ２２の最後を検出するのに供される。FIG. 5 shows a conventional speed conversion mechanism (for low speed/high speed conversion) placed in the speed conversion adapter 14. In the figure, 21 is a FIFO buffer (hereinafter simply referred to as FIFO). When serial reception data 22 reaches the entrance (receiving side) of this FIFO 21, this reception data 2
The received data 22 is sequentially loaded into the FIFO 21 one bit at a time using a (low-speed) reception clock signal 23 synchronized with the FIFO 21 as a data loading signal. The received data 22 and the received clock signal 23 are also supplied to a data end detection circuit 24, which is used to detect the end of the received data 22.
データエンド検出回路２４は、受信データ２２の最後を
検出づると（受信データ２２が全て入力されたことを検
出すると）、その旨を示すデータエンド通知信号２５を
出力する。When the data end detection circuit 24 detects the end of the received data 22 (when it detects that all the received data 22 has been input), it outputs a data end notification signal 25 indicating this fact.
データエンド通知信号２５は（ａ速な）送信クロック信
号２６と共にアンドゲート２７に供給される。The data end notification signal 25 is supplied to the AND gate 27 together with the (a-speed) transmission clock signal 26 .
アンドゲート２７は、データエンド検出回路２４からデ
ータエンド通知信す２５が出力されるまではゲートを閉
じており、同信号２５が出力されると（即ち、受信デー
タ２２が全て入力されると）ゲートを間【プる。アンド
ゲート２７のゲートが開くと、送信クロック信号２６は
ＦＩＦＯ２１側に出力され、同ＦＩＦＯ２１からデータ
を取出まためのデータ取出し信号２８として用いられる
。この結果、「１ＦＯ２１から送信クロック信号２６に
同期してデータが高速に取出され、送信データ２９とし
て高速側（第４図のＬ Ａ Ｎ １３）へ送出される。The AND gate 27 remains closed until the data end notification signal 25 is output from the data end detection circuit 24, and when the same signal 25 is output (that is, when all the received data 22 is input). [Pull the gate]. When the AND gate 27 opens, the transmission clock signal 26 is output to the FIFO 21 side and is used as a data extraction signal 28 for extracting data from the FIFO 21. As a result, data is extracted from the 1FO 21 at high speed in synchronization with the transmission clock signal 26, and is sent out as transmission data 29 to the high speed side (LAN 13 in FIG. 4).
第５図に示した従来の速度変換機構では、入力側と出力
側との速度差を吸収するために、一連のデータが全て入
力されるまではデータ送出が行なえない構成となってい
た。しかし、一連の入力データを全て保持するためには
、システムで適用される最大データ要分の深さのＦＩＦ
Ｏを必要とし、したがってハードウェア銀が膨大となり
、且つ遅延時間が多くなる問題があった。In the conventional speed conversion mechanism shown in FIG. 5, in order to absorb the speed difference between the input side and the output side, data transmission cannot be performed until all series of data have been input. However, in order to hold the entire series of input data, it is necessary to
Therefore, there was a problem that the amount of hardware required was enormous and the delay time was increased.
（発明が解決しようとする問題点）
上記したように従来は、一連のデータが全て入力される
まではデータ送出が行なえないため、システムで適用さ
れる最大データ要分の深さのＦＩＦＯ（ＦＩＦ”Ｏバッ
ファ）を持たなｔノればならず、ハードウェア量の増加
および遅延時間の増大を招くという問題があった。(Problem to be Solved by the Invention) As mentioned above, conventionally, data cannot be sent until all series of data have been input. However, there is a problem in that the amount of hardware increases and the delay time increases.
したがってこの発明においては、一連のデータの入力が
全て完了しなくても、入力側と伝送速度が異なる出力側
へのデータ送出が開始でき、もって送受信クロック（入
出力クロック）の位相差を吸収するのに必要な最小限の
深さのＰＩＦＯ（先入れ先出しバッファ）が適用できる
ようにすることを解決すべき課題と（る。Therefore, in this invention, even if input of a series of data is not completed, data transmission to the output side, which has a different transmission speed than the input side, can be started, thereby absorbing the phase difference between the transmitting and receiving clocks (input and output clocks). The problem to be solved is to be able to apply a PIFO (first-in, first-out buffer) of the minimum depth necessary for this purpose.
［発明の構成］
（問題点を解決するための手段）
この発明は、低速側からの入力データを積込むための第
１ＦＩＦＯ（先入れ先出しバッファ）を備えた第１速度
変換機構を設け、低速入力データを低速受信クロックに
よって第１ＦＩＦＯに積込み、このＦＩＦＯにデータが
存在することを示す信号を低速受信クロックと同一速度
であり高速送信クロックを分周して得られる低速受信ク
ロックと同一速度の分周化すで同期化し、その同期化信
りが真の場合だけ上記分周信号をデータ取出し信すとし
て第１ Ｆ Ｉ ＦＯから高速側へ送信すべきデータを
取出すようにしたことを第１の特徴とする。また、この
発明は、高速側からの入力データを積込むための第２Ｆ
ＩＦＯを備えた第２速度変換機構を設け、高速受信クロ
ックを低速送信クロックとの速度比に応じて速度変換し
て得られる低速送信クロックと同一速度の信号によって
、高速入力データを第２ＦＩＦＯに積込み、このＦＩＦ
Ｏにデータが存在することを示１信丹を低速送信クロッ
クで同期化し、その同期化信号が真の場合だけ上記低速
送信クロックをデータ取出し信号として第２ＦＩＦＯか
ら低速側へ送信すべきデータを取出すようにしたことを
第２の特徴とする。[Structure of the Invention] (Means for Solving the Problems) The present invention provides a first speed conversion mechanism including a first FIFO (first-in, first-out buffer) for loading input data from the low-speed side, and stores input data from the low-speed side. is loaded into the first FIFO using a low-speed receive clock, and a signal indicating that data exists in this FIFO is divided into a frequency having the same speed as the low-speed receive clock and the same speed as the low-speed receive clock obtained by dividing the high-speed transmit clock. The first feature is that the data to be transmitted to the high speed side is retrieved from the first FIFO by synchronizing with the first FIFO, and only when the synchronization signal is true, the frequency-divided signal is retrieved and transmitted. . Further, the present invention provides a second F for loading input data from the high-speed side.
A second speed conversion mechanism equipped with an IFO is provided, and high-speed input data is loaded into the second FIFO using a signal having the same speed as the low-speed transmission clock obtained by speed-converting the high-speed reception clock according to the speed ratio with the low-speed transmission clock. , this FIF
Indicates that data exists in O. Synchronize 1 Shintan with a low-speed transmission clock, and only when the synchronization signal is true, use the low-speed transmission clock as a data retrieval signal to extract data to be transmitted from the 2nd FIFO to the low-speed side. The second feature is that.
（作用）
上記の構成によれば、第１ Ｆ Ｉ ＦＯから高速出力
側へのデータ取出しは、同ＦＩＦＯにデータが存在する
場合に、低速入力側の速度と同一速度で且つ高速出力側
の送信クロックに同期して正しく行なわれる。このため
、入力データが第１ＦＩＦＯに８１Ｉ留する時間は、送
受信クロック（入出力クロック）の位相差の分だけとな
り、第１ Ｆ Ｉ ＦＯは上記位相差を吸収するのに必
要な最小限の深さを持つだけでよい。また、上記の構成
によれば、第１ Ｆ Ｉ ＦＯから取出されて高速側へ
送出されるデータは、高速側においては、低速側との速
度比に対応する数だけ同一データが連続して送出された
ようにみえる。しかし、高速側からのデータを低速側へ
渡す場合には、上記の第２速度変換機構により、低速側
との速度比によって見掛は上余分となったデータを無視
し、低速側から第１ＦＩＦＯに供給された状態の入力デ
ータと同一イメージで第２ＦＩＦＯに積込まれて低速出
力側へ送出される。(Function) According to the above configuration, data can be retrieved from the first FIFO to the high-speed output side at the same speed as the low-speed input side and at the same speed as the high-speed output side when data exists in the same FIFO. It is performed correctly in synchronization with the clock. Therefore, the time that input data stays in the first FIFO for 81I is equal to the phase difference between the transmitting and receiving clocks (input and output clocks), and the first FIFO has the minimum depth necessary to absorb the above phase difference. All you have to do is have a feeling. Furthermore, according to the above configuration, the data taken out from the first FIFO and sent to the high speed side is such that on the high speed side, the same data is continuously sent in the number corresponding to the speed ratio with the low speed side. It looks like it was done. However, when passing data from the high-speed side to the low-speed side, the second speed conversion mechanism described above ignores the apparently extra data due to the speed ratio with the low-speed side, and transfers the data from the low-speed side to the first FIFO. The input data is loaded into the second FIFO in the same image as the input data supplied to the second FIFO and sent to the low-speed output side.
（実施例）
以下、この発明の一実施例を、第４図のＷＳ１２．ＬＡ
Ｎ１３間に設けられた速度変換アダプタ１４に実施しｌ
；場合について、図面を参照して説明する。(Example) Hereinafter, an example of the present invention will be described as WS12. L.A.
Implemented on the speed conversion adapter 14 installed between N13.
; The case will be explained with reference to the drawings.
第１図（ａ）は上記速度変換アダプタ１４に置かれる新
規な低速／＾高速換用の速度変換機構のブロック構成を
示す。同図において、３１は送受信クロック（入出力ク
ロック）の位相差を吸収するためにシリアルの入力デー
タ（受信データ）を−時格納する深さ数ビットのＦＩＦ
Ｏ（ＦＩＦＯバッファ）、３２は（低速ＷＳ１２からの
）シリアル受信データ〈入力データ）、３３は受信デー
タ３２に同期した＜ＷＳ１２の送受信りａツクと同一速
度の）低速受信クロック信号である。FIG. 1(a) shows a block configuration of a new speed conversion mechanism for low speed/high speed conversion placed in the speed conversion adapter 14. In the figure, 31 is an FIF with a depth of several bits that stores serial input data (received data) in order to absorb the phase difference between transmitting and receiving clocks (input and output clocks).
0 (FIFO buffer), 32 is serial reception data (input data) (from the low-speed WS 12), and 33 is a low-speed reception clock signal synchronized with the reception data 32 (at the same speed as the transmission and reception of the WS 12).
３４は（Ｌ Ａ Ｎ １３の送受信クロックと同一速度
の）高速送信クロック信号、３５は送信クロック信号３
４を送信側（出力側）に対応するＬ Ａ Ｎ １３の伝
送速度（送受信クロックの速度）と受信側（入力側）に
対応するＷＳ１２の伝送速度（送受信クロックの速度）
との比（送受信クロックの速度比）に応じて分周する（
速度変換回路としての）分周回路である。３６は分周回
路３５から出力される分周クロック化８．３７はＦＩＦ
Ｏ３１の最終段にデータが存在舊ることを示す信号、３
８は信号３７を分周回路３５からの分周クロック信号３
６で同期化するための同ｔｇＪ化用レジスタ、３９は同
期化用レジスタ３８によって同期化された信ｑである。34 is a high-speed transmission clock signal (same speed as the transmission and reception clock of LAN 13), 35 is transmission clock signal 3
4 is the transmission speed (transmission/reception clock speed) of LAN 13 corresponding to the sending side (output side) and the transmission speed (transmission/reception clock speed) of WS 12 corresponding to the receiving side (input side)
Divide the frequency according to the ratio (speed ratio of transmitting and receiving clocks).
This is a frequency dividing circuit (as a speed conversion circuit). 36 is a divided clock output from the frequency dividing circuit 35. 37 is a FIF
A signal indicating that data exists in the final stage of O31, 3
8 is the frequency divided clock signal 3 from the frequency dividing circuit 35 for the signal 37.
6 is a tgJ register for synchronization, and 39 is a signal q synchronized by the synchronization register 38.
４１はＦＩＦＯ３１からデータを取出すためのデータ取
出し信号、４２は同期化用レジスタ３８からの信０３９
がアクティブな期間だけ分周回路３５からの分周クロッ
ク化＠３６をデータ取出し信号４１として出力するナン
トゲートである。４３はＦＩＦＯ３１からの出力データ
、４４はＦＩＦＯ３１からの出力データ４３を分周回路
３５からの分周クロック信号３６に応じてラッチするデ
ータ保持用レジスタ、４５は送信データである。この送
信データ４５は、データ保持用レジスタ４４の出力デー
タである。41 is a data retrieval signal for retrieving data from the FIFO 31, and 42 is a signal 039 from the synchronization register 38.
This is a Nant gate that outputs the frequency-divided clock signal @36 from the frequency divider circuit 35 as the data fetch signal 41 only during the period when the frequency divider circuit 35 is active. 43 is output data from the FIFO 31, 44 is a data holding register that latches the output data 43 from the FIFO 31 in accordance with the frequency divided clock signal 36 from the frequency dividing circuit 35, and 45 is transmission data. This transmission data 45 is output data of the data holding register 44.
第１図（ｂ）は上記速度変換アダプタ１４に置かれる新
規な高速／低速変換用の速度変換機構のブロック構成を
示す。同図において、５１は送受信クロック（入出力ク
ロック）の位相差を吸収するためにシリアルの入力デー
タ（受信データ）を−時格納する深さ数ビットのＦＩＦ
Ｏ（ＦＩＦＯバッフＦ）、５２は（高速ＬＡＮ１３から
の）シリアル受信データ（入力データ）、５３は受信デ
ータ５２に同期した（ Ｌ Ａ Ｎ １３の送受信クロ
ックと同一速度の）高速受信クロック信号である。５４
は受信データ５２をＦＩＦＯ５１に積込むためのデータ
積込み信号、５５は受信データ５２および受信クロック
信号５３をもとに、（ＷＳｉ２の送受信クロックと同一
速度の）低速データ積込み信す５４を発生する速度変換
回路としてのデータ積込みＩＩ ＩＩＩ回路である。FIG. 1(b) shows a block configuration of a new speed conversion mechanism for high speed/low speed conversion placed in the speed conversion adapter 14. In the figure, 51 is an FIF with a depth of several bits that stores serial input data (received data) in order to absorb the phase difference between transmitting and receiving clocks (input and output clocks).
O (FIFO buffer F), 52 is serial reception data (input data) (from high-speed LAN 13), and 53 is a high-speed reception clock signal synchronized with reception data 52 (same speed as the transmission/reception clock of LAN 13). . 54
55 is a data loading signal for loading received data 52 into FIFO 51, and 55 is a speed at which a low-speed data loading signal 54 (same speed as the transmission/reception clock of WSi2) is generated based on received data 52 and reception clock signal 53. This is a data loading II/III circuit as a conversion circuit.
５６は（ＷＳｉ２の送受信クロックと同一速度の）低速
送信クロック信号、５７はＦＩＦＯ５１の最終段にデー
タが存在することを示す信号、５８は信号５７を送信ク
ロック信号５６で同期化するための同期化用レジスタ、
５９は同期化用レジスタ５８によって同期化された信号
である。６１はＦＩＦＯ５１からデータを取出すための
データ取出し信号、６２は同期化用レジスタ５８からの
信号５９がアクティブな期間だけ送信クロック信号５６
をデータ取出し信号６１として出力するナントゲートで
ある。６３はｌ”ＩＦＯ５１からの出力データ、６４は
ＦＩＦＯ５１からの出力データ６３を送信クロック信号
５６に応じてラッチづ−るデータ保持用レジスタ、６５
は送信データである。56 is a low-speed transmission clock signal (same speed as the transmission/reception clock of WSi2), 57 is a signal indicating that data exists in the final stage of FIFO 51, and 58 is a synchronization signal for synchronizing signal 57 with transmission clock signal 56. register for,
59 is a signal synchronized by the synchronization register 58. 61 is a data retrieval signal for retrieving data from the FIFO 51, and 62 is a transmission clock signal 56 only while the signal 59 from the synchronization register 58 is active.
This is a Nant gate that outputs the data as a data retrieval signal 61. 63 is the output data from the IFO 51, 64 is a data holding register that latches the output data 63 from the FIFO 51 in response to the transmission clock signal 56, and 65
is the transmission data.
この送信データ６５は、データ保持用レジスタ６４の出
力データである。This transmission data 65 is output data of the data holding register 64.
次に、第１図（ａ）の構成の動作を第４図のシステム構
成を適宜参照しながら説明する。まず低速なＷＳｉ２か
らのシリアル受信データ３２が、速度変換アダプタ１４
に置かれた第１図（ａ）の（低速／高速変換用）速度変
換機構に到達すると、同データ３２は受信クロック信号
３３をデータ積込み信号として（ＷＳｉ２の送受信クロ
ックと同一速度で）先頭から順にＦＩＦＯ３１に積込ま
れる。そして、１回の積込み〈１ビツトの積込み）毎に
、先に積込まれたビットデータはＦＩＦＯ３１の最終段
側へ１ビツトずつシフトされる。数回の積込みにより、
受信データ３２の先頭ビットデータがＦＩＦＯ３１の最
終段に到達すると、信号３１がアクティブとなる。この
信号３７は同期化用レジスタ３８に供給される。この同
期化用レジスタ３８には、分周回路３５からの分周クロ
ック信号３６も供給される。Next, the operation of the configuration shown in FIG. 1(a) will be explained with reference to the system configuration shown in FIG. 4 as appropriate. First, the serial reception data 32 from the low-speed WSi2 is sent to the speed conversion adapter 14.
When the data 32 reaches the speed conversion mechanism (for low speed/high speed conversion) shown in FIG. The data are sequentially loaded into the FIFO 31. Then, for each loading (loading of 1 bit), the previously loaded bit data is shifted to the final stage side of the FIFO 31 one bit at a time. After loading several times,
When the first bit data of the received data 32 reaches the final stage of the FIFO 31, the signal 31 becomes active. This signal 37 is supplied to a synchronization register 38. This synchronization register 38 is also supplied with a frequency divided clock signal 36 from the frequency dividing circuit 35 .
この分周クロック（５４３３６は、例えば第１図（ａ）
の速度変換機構の送信側（出力側）に対応するＬ Ａ
Ｎ １３の伝送速度（送受信クロックの速度）が、受信
側（入力側）に対応するＷＳｉ２の伝送速度（送受信ク
ロックの速度）の４倍であるものとすると、分周回路３
５において送信クロック信号３４を４分周づることによ
り生成されるものである。しかして、ＦＩＦＯ３１の最
終段にデータが存在することを示づアクティブな信号３
１は、同期化用レジスタ３８によりＷＳｉ２の伝送速度
に一致する分周クロック信号３６と同期化される。この
結果、同期化用レジスタ３８から分周クロック信号３６
に同期化した信号３９が出力される。This frequency divided clock (54336 is, for example, as shown in FIG. 1(a)
LA corresponding to the transmission side (output side) of the speed conversion mechanism of
Assuming that the transmission speed (transmission/reception clock speed) of N 13 is four times the transmission speed (transmission/reception clock speed) of WSi2 corresponding to the receiving side (input side), the frequency dividing circuit 3
5, the transmission clock signal 34 is frequency-divided by four. Therefore, the active signal 3 indicating that data exists in the final stage of FIFO 31 is activated.
1 is synchronized by a synchronization register 38 with a frequency-divided clock signal 36 that matches the transmission speed of WSi2. As a result, the frequency-divided clock signal 36 is output from the synchronization register 38.
A signal 39 synchronized with is output.
同期化用レジスタ３８からの同期化信号３９は分周回路
３５からの分周クロック信号３６と共にナントゲート４
２に供給される。ナントゲート４２は、信す３９がアク
ティブでない場合にはゲートを閉じて分周クロック信号
３６をデータ取出し信号４１として出力−すること（即
ちＦＩＦＯ３１からのデータ取出し）を禁止する。一方
、上記のように信号３９がアクティブであるならば、ナ
ントゲート４２はゲートを開け、分局クロック信号３６
をデータ取出し信号４１としてＦＩＦＯ３１に出力する
。これにより、ＦＩＦＯ３１からのデータ取出しが行な
われ、その出力データ４３が分周クロック悟す３６に応
じてデータ保持用レジスタ４４にラッチされる。データ
保持用レジスタ４４にラッチされた出力データ４３は、
Ｌ Ａ Ｎ １３への送信データ４５として用いられる
。なお、データ保持用レジスタ４４は、分周クロック信
号３６に応じて常時ラッチ動作を繰返しているが、この
実施例では、同レジスタ４４の出力を送信データ４５と
してＬ Ａ Ｎ １３に送出づるのは、同期化用レジス
タ３８からの同期化信号３９がアクティブな場合だけと
しているので、同等問題はない。The synchronization signal 39 from the synchronization register 38 is applied to the Nantes gate 4 together with the divided clock signal 36 from the frequency divider circuit 35.
2. If the signal 39 is not active, the Nant gate 42 closes the gate and prohibits outputting the divided clock signal 36 as the data retrieval signal 41 (that is, retrieving data from the FIFO 31). On the other hand, if signal 39 is active as described above, Nantes gate 42 will gate and branch clock signal 36 will open.
is output to the FIFO 31 as a data retrieval signal 41. As a result, data is taken out from the FIFO 31, and the output data 43 is latched into the data holding register 44 in response to the divided clock signal 36. The output data 43 latched in the data holding register 44 is
It is used as transmission data 45 to the LAN 13. Note that the data holding register 44 constantly repeats the latch operation in response to the frequency-divided clock signal 36, but in this embodiment, the output of the register 44 is sent to the LAN 13 as the transmission data 45. , since the synchronization signal 39 from the synchronization register 38 is active, there is no equivalent problem.
以上の動作により、ＷＳｉ２からのシリアルデータ（速
度変換機構にとっての受信データ３２）は、送信クロッ
ク信号３４に同期し、且つ受信クロック信号３３と同一
速度（ここでは送信クロック信号３４の１／４の速度）
の分周クロック化＠３６に応じて（ＷＳｉ２の４倍の伝
送速度の）ＬＡＮ１３に送出される。即ち、この実施例
では、入力データ（受信データ）と同一のデータが、入
力速度と同一の速度で且つ送信クロック化す３４に同期
して入力側の４倍の伝送速度の出力側（送信側）に送出
される。With the above operation, the serial data from WSi2 (received data 32 for the speed conversion mechanism) is synchronized with the transmission clock signal 34 and at the same speed as the reception clock signal 33 (here, 1/4 of the transmission clock signal 34). speed)
The signal is sent to the LAN 13 (with a transmission speed four times that of WSi2) in accordance with the frequency-divided clock @36. That is, in this embodiment, the same data as the input data (received data) is transmitted to the output side (transmission side) at the same speed as the input speed and in synchronization with the transmission clock 34, at a transmission speed four times that of the input side. sent to.
したがって、例えば１ビツト入カデータ゛１″は、出力
（送信）側では実質的に１１１１”と扱われ、同一ビッ
トを入力速度の４倍の速度で４回送信した場合と等価と
なる。Therefore, for example, 1-bit input data "1" is treated as 1111" on the output (transmission) side, and is equivalent to transmitting the same bit four times at a speed four times the input speed.
次に、第１図（ｂ）の構成の動作を第４図のシステム構
成を適宜参照しながら説明する。まず高速なＬ Ａ Ｎ
１３からのシリアル受信データ４２が、速度変換アダ
プタ１４に置かれた第１図（ｂ）の（高速／低速変換用
）速度変換機構に到達したものと−４る。データ積込み
制御回路５５は、受信データ５２と共に供給される受信
クロック信号５３を受け、受信データ５２の到達を検出
する。データ積込み副部回路５５は受信データ５２の到
達を検出すると、受信側と送信側との速度比に応じて受
信クロック信号５３に対する速度変換を行ない、（ＷＳ
ｉ２の送受信クロックと同一速度の）低速データ積込み
信号５４を発生する。例えば第１図（ｂ）の速度変換機
構の送信側（出力側）に対応するＷＳｉ２の伝送速度（
送受信クロックの速度）が、受信側（入力側）に対応す
るＬ Ａ Ｎ １３の伝送速度（送受信クロックの速度
）の１／４倍であるものとすると、データ積込み１ｌｌ
ｔｌ１１回路５５は受信クロック信号５３のパルス列を
４回に３回マスクし、（受信クロック信号５３の１／４
の速度の）データ積込み信号５４としてＦＩ「０５１に
出力づる。Ｌ ｈ ｔ、： ヨリ、ＦＩＦＯ５１への受
信データ５２の積込みが、受信クロック信号５３の４周
期に１回の割で行なわれる。これは、第１図（ａ）の構
成で例えば“１″が１１１１’としてＬ Ａ Ｎ １３
上に送出された場合、この“’１１１１”を第１図（ｂ
）の構成では“１′′として受け、残りの３ビツトを無
視することを意味する。Next, the operation of the configuration shown in FIG. 1(b) will be explained with appropriate reference to the system configuration shown in FIG. 4. First, high-speed LAN
It is assumed that the serial reception data 42 from 13 reaches the speed conversion mechanism (for high speed/low speed conversion) shown in FIG. 1(b) placed in the speed conversion adapter 14. The data loading control circuit 55 receives the reception clock signal 53 supplied together with the reception data 52 and detects the arrival of the reception data 52. When the data loading sub-section circuit 55 detects the arrival of the received data 52, it performs speed conversion on the received clock signal 53 according to the speed ratio of the receiving side and the transmitting side, and (WS
A low-speed data loading signal 54 (having the same speed as the transmitting/receiving clock of i2) is generated. For example, the transmission speed (
Assuming that the transmission/reception clock speed) is 1/4 times the transmission speed (transmission/reception clock speed) of the LAN 13 corresponding to the receiving side (input side), the data loading is 1ll.
The tl11 circuit 55 masks the pulse train of the received clock signal 53 three times out of four, and masks (1/4 of the received clock signal 53).
The received data 52 is loaded into the FIFO 51 once every four cycles of the received clock signal 53. In the configuration shown in FIG. 1(a), for example, if "1" is set to 1111', L A N 13
If sent above, this "'1111" is
) means that it is accepted as "1" and the remaining 3 bits are ignored.
受信データ５２（の先頭ビット）がＰＩＦＯ５１の最終
段に到達すると、信号５７がアクティブとなる。この信
号５７は同期化用レジスタ５８に供給される。この同期
化用レジスタ５８には送信クロック化０５６も供給され
る。しかして、ＦＩＦＯ５１の最終段にデータが存在す
ることを示すアクティブな信号５７は、同期化用レジス
タ５８によりＷＳｉ２の伝送速度に一致づる低速な送信
クロック信号５６と同期化される。この結果、同期化用
レジスタ５８から送信クロック信号５６に同期化した信
号５９が出力される。When the received data 52 (the first bit thereof) reaches the final stage of the PIFO 51, the signal 57 becomes active. This signal 57 is supplied to a synchronization register 58. This synchronization register 58 is also supplied with a transmission clock 056. Thus, the active signal 57 indicating that data exists in the final stage of the FIFO 51 is synchronized by the synchronization register 58 with the low-speed transmission clock signal 56 that matches the transmission speed of the WSi2. As a result, a signal 59 synchronized with the transmission clock signal 56 is output from the synchronization register 58.
同期化用レジスタ５８からの同期化信号５９は送信クロ
ック信号５６と共にナントゲート６２に供給される。ナ
ントゲート６２は、信号５９がアクティブでない場合に
はゲートを閉じて送信クロック信号５６をデータ取出し
信号６１として出力すること（即ちＦＩＦＯｓｔからの
データ取出し）を禁止する。−方、上記のように信号５
９がアクティブであるならば、ナントゲート６２はゲー
トを開け、送信クロック信号５６をデータ取出し信号６
１としてＰＩＦＯ５１に出力する。これにより、ＰＩＦ
Ｏ５１からのデータ取出しが行なわれ、その出力データ
６３が送信クロック信号５６に応じてデータ保持用レジ
スタ６４にラッチされる。データ保持用レジスタ６４に
ラッチされた出力データ６３は、ＷＳｉ２への送信デー
タ６５どして用いられる。なお、データ保持用レジスタ
６４は、送信クロック信号５６に応じて常時ラッチ動作
を繰返しているが、この実施例では、同レジスタ６４の
出力を送信データ６５としてＷＳｉ２に送出するのは、
同期化用レジスタ５８からの同期化信号５９がアクティ
ブな場合だ（）としているので、同等問題はない。The synchronization signal 59 from the synchronization register 58 is supplied to the Nantes gate 62 together with the transmission clock signal 56. When the signal 59 is not active, the Nant gate 62 closes the gate and prohibits outputting the transmission clock signal 56 as the data retrieval signal 61 (ie, retrieving data from FIFOst). - direction, signal 5 as above
9 is active, the Nant gate 62 opens the gate and transfers the transmit clock signal 56 to the data retrieval signal 6.
It is output to the PIFO 51 as 1. This allows PIF
Data is taken out from O51, and its output data 63 is latched into data holding register 64 in response to transmission clock signal 56. The output data 63 latched in the data holding register 64 is used as transmission data 65 to the WSi2. Note that the data holding register 64 constantly repeats the latch operation in response to the transmission clock signal 56, but in this embodiment, the output of the register 64 is sent to the WSi2 as the transmission data 65.
Since the synchronization signal 59 from the synchronization register 58 is active (), there is no equivalent problem.
以上の動作を、成るＷＳｉ２から他のＷＳｉ２へ（ＷＳ
ｉ２の４倍の伝送速度の）ＬＡＮ１３を介してデータ“
０１０１”を送信する場合について第２図に整理して示
す。即ら、送信側ＷＳ１２からのデータ
” ０１０１″
は、速度変換アダプタ１４に置かれた（低速／＾高速換
用）速度変換機構の変換動作により、ＬＡＮ１３上では
第２図に示すように
００００１１１１００００１１１１″
となり、このデータは、受信側ＷＳ１２では” ０１０
１″
として、即ち送信側ＷＳ１２からの送信イメージの状態
で、正しく受信される。The above operations can be performed from one WSi2 to another (WSi2).
Data is transferred via LAN13 (4 times faster than i2)
The case of transmitting "0101" is summarized in FIG. 2. That is, the data "0101" from the sending side WS 12 is transmitted from the speed conversion mechanism (for low speed/^high speed conversion) placed in the speed conversion adapter 14. Due to the conversion operation, the data becomes 0000111100001111'' on the LAN 13 as shown in FIG. 2, and this data becomes 010 on the receiving side WS12.
1'', that is, in the state of the transmission image from the transmitting side WS 12, and is correctly received.
以上は、ＷＳｉ２．ＬＡＮ１３間に設けられた速度変換
アダプタ１４に置かれる速度変換機構について説明した
が、ＨＯ８Ｔ１１．ＬＡＮ１３間に設けられた速度変換
アダプタ１４に置かれる速度変換機構にも同様に適用で
きることは勿論である。The above is WSi2. Although the speed conversion mechanism placed in the speed conversion adapter 14 provided between the LANs 13 has been described, HO8T11. Of course, the present invention can also be similarly applied to a speed conversion mechanism placed in the speed conversion adapter 14 provided between the LANs 13.
［発明の効果］
以上詳述したようにこの発明によれば、ＬＡＮ（ローカ
ルエリアネットワーク）等の高速システムを介して行な
われる低速システム間のデータ送受信に際し、送受信デ
ータのＦＩＦＯ（ＦＩＦＯバッファ）内滞留時間を送受
信クロックの位相差の分だけに抑えても正しい送受信が
可能となる。[Effects of the Invention] As detailed above, according to the present invention, when transmitting and receiving data between low-speed systems via a high-speed system such as a LAN (Local Area Network), it is possible to eliminate the retention of transmitted and received data in a FIFO (FIFO buffer). Correct transmission and reception is possible even if the time is limited to the phase difference between the transmission and reception clocks.
このため、数ビットの深さの小規模ＦＩＦＯが適用でき
るのでハードウェア聞の削減が図れる。また、ＦＩＦＯ
内での滞留時間が従来に比して短くなることから遅延時
間が減少する。Therefore, a small-scale FIFO with a depth of several bits can be applied, so that the amount of hardware required can be reduced. Also, FIFO
The delay time is reduced because the residence time inside is shorter than in the past.
第１図（ａ）および第１図（ｂ）はこの発明の一実施例
を示すもので、第１図（ａ）は低速／高速変換用の速度
変換機構のブロック構成図、第１図（ｂ）は高速／低速
変換用の速度変換機構のブロック構成図、第２図は動作
を説明づるための図、第３図はホスト装置に複数のワー
クステーションが接続された基本システムを示す図、第
４図はホ５図は従来の速度変換機構を示すブロック図で
ある。
１２・・・ＷＳ（ワークステーション）、１３・・・Ｌ
ＡＮ（ローカルエリアネットワーク）、１４・・・速度
変換アダプタ、３１．５１・・・ＦＩＦＯ（先入れ先出
しバッファ）、３５・・・分周回路〈第１速度変換手段
） 、３８゜５８・・・同期化用レジスタ、４２．６２
・・・ナントゲート、４４、６４・・・データ保持用レ
ジスタ、５５・・・データ積込み制御回路（第２速度変
換手段）。
出願人代理人 弁理士 鈴江武彦
第１区（ａ）
第１ 図（ｂ）
第２図
第４図1(a) and 1(b) show an embodiment of the present invention, FIG. 1(a) is a block diagram of a speed conversion mechanism for low speed/high speed conversion, and FIG. b) is a block configuration diagram of a speed conversion mechanism for high-speed/low-speed conversion, FIG. 2 is a diagram for explaining the operation, and FIG. 3 is a diagram showing a basic system in which a plurality of workstations are connected to a host device. 4 and 5 are block diagrams showing a conventional speed conversion mechanism. 12...WS (work station), 13...L
AN (local area network), 14...speed conversion adapter, 31.51...FIFO (first-in first-out buffer), 35...frequency dividing circuit (first speed conversion means), 38°58...synchronization register, 42.62
. . . Nantes gate, 44, 64 . . . Data holding register, 55 . . . Data loading control circuit (second speed conversion means). Applicant's representative Patent attorney Takehiko Suzue District 1 (a) Figure 1 (b) Figure 2 Figure 4
Claims (1)
ための第１先入れ先出しバッファと、高速送信クロック
を上記低速受信クロックとの速度比に応じて分周して上
記低速受信クロックと同一速度の分周クロックを発生す
る第１速度変換手段と、この第１速度変換手段からの上
記分周クロックをもとに上記第１先入れ先出しバッファ
中に受信データが存在することを示す信号を同期化する
第１同期化手段と、この第１同期化手段からの同期化信
号が真の場合に上記分周クロックを上記第１先入れ先出
しバッファに出力して同バッファから送信すべきデータ
を取出すための第１ゲート回路とを備えた第１速度変換
機構と、 高速受信データを積込むための第２先入れ先出しバッフ
ァと、高速受信クロックを低速送信クロックとの速度比
に応じて速度変換し、上記高速受信データを上記第２先
入れ先出しバッファに積込むための上記低速送信クロッ
クと同一速度のデータ積込み信号を発生する第２速度変
換手段と、上記低速送信クロックをもとに上記第２先入
れ先出しバッファ中に受信データが存在することを示す
信号を同期化する第２同期化手段と、この第２同期化手
段からの同期化信号が真の場合に上記低速送信クロック
を上記第２先入れ先出しバッファに出力して同バッファ
から送信すべきデータを取出すための第２ゲート回路と
を備えた第２速度変換機構と、 を設け、上記第１速度変換機構により低速から高速への
速度変換を行ない、上記第２速度変換機構により高速か
ら低速への速度変換を行なうようにしたことを特徴とす
る送受信速度変換方式。[Claims] In a system in which there is a speed difference between transmitting and receiving clocks, there is provided a first first-in, first-out buffer for loading low-speed receive data in order according to the low-speed receive clock, and a speed ratio between the high-speed transmit clock and the low-speed receive clock. a first speed conversion means for generating a divided clock having the same speed as the low-speed reception clock by dividing the frequency according to the first speed conversion means; a first synchronizing means for synchronizing a signal indicating that received data exists in the first synchronizing means; and outputting the divided clock to the first first-in, first-out buffer when the synchronizing signal from the first synchronizing means is true. a first speed conversion mechanism including a first gate circuit for extracting data to be transmitted from the same buffer; a second first-in, first-out buffer for loading high-speed reception data; a second speed conversion means for converting the speed according to the speed ratio and generating a data loading signal having the same speed as the low-speed transmission clock for loading the high-speed reception data into the second first-in first-out buffer; a second synchronization means for synchronizing a signal indicating that received data is present in the second first-in, first-out buffer; and when the synchronization signal from the second synchronization means is true, the low-speed transmission clock is activated. a second speed conversion mechanism comprising: a second gate circuit for outputting data to the second first-in first-out buffer and extracting data to be transmitted from the buffer; A transmission/reception speed conversion system characterized in that the second speed conversion mechanism performs speed conversion from high speed to low speed.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62327506A JPH01170249A (en) | 1987-12-25 | 1987-12-25 | Transmission/reception speed conversion system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62327506A JPH01170249A (en) | 1987-12-25 | 1987-12-25 | Transmission/reception speed conversion system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01170249A true JPH01170249A (en) | 1989-07-05 |
Family
ID=18199900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62327506A Pending JPH01170249A (en) | 1987-12-25 | 1987-12-25 | Transmission/reception speed conversion system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01170249A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006030861A1 (en) * | 2004-09-17 | 2006-03-23 | Yamaha Corporation | Electronic device, method for controlling the same, digital signal generating method and recording medium |
| JP2006113998A (en) * | 2004-09-17 | 2006-04-27 | Yamaha Corp | Electronic device, method for controlling same, digital signal generating method, and recording medium |
| US7048718B1 (en) | 1999-09-27 | 2006-05-23 | Jms Co., Ltd | Winged injection needle having needle covering means |
-
1987
- 1987-12-25 JP JP62327506A patent/JPH01170249A/en active Pending
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