JPH01166269A - Image memory - Google Patents
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- JPH01166269A JPH01166269A JP32396487A JP32396487A JPH01166269A JP H01166269 A JPH01166269 A JP H01166269A JP 32396487 A JP32396487 A JP 32396487A JP 32396487 A JP32396487 A JP 32396487A JP H01166269 A JPH01166269 A JP H01166269A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は5画像信号処理を行うに好適な画像専用メモリ
に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an image-only memory suitable for performing five-image signal processing.
ディジタル映像機器におい1.ラインメモリやフィール
ドメモリは、(し形フィルタや空間フィルタ等の画像信
号処理において用いられる重要なデバイスの1つである
。ラインメモリICの例として、[口径エレクトロニク
スJ 1986年1 月27日号、 N0j87.P
P、92〜94 KNける[標準テレビ方式に用途を絞
った約IK88ビットの画像専用ダイナミックメモリ」
と題する論文に論じられているNTSC:方式専用のラ
インメモリICと。In digital video equipment 1. Line memory and field memory are important devices used in image signal processing (such as rectangular filters and spatial filters). N0j87.P
P, 92 to 94 KN [Dynamic memory dedicated to images of approximately IK 88 bits for use in standard television formats]
Discussed in the paper titled NTSC: line memory IC dedicated to the system.
1’AL方式専用のラインメモリICがある。それぞれ
が分解能8ビツト、標本化周波数4・/sc(/scは
色副搬送波の周波数とする)で標本化された1水平走査
線分のビデオ信号ケ記憶でき、メモリ容量はそれぞれ、
f3 X 910ビツトおよび8X1135ビツトであ
る。直列データを非同期に入力し、誉込み用と絖出し用
とにそれぞれアドレス発生回路を内蔵する。このアドレ
ス発生回路においてライトアドレスおよびリードアドレ
スは、それぞれ外部より与えられるライトリセットおよ
びリードリセット信号により初期化され、外部より与え
られるライトクロックおよびリードクロック信号によシ
値が更新される。入力データをメモリ上のある番地に誓
込み5次にその番地の読出しを行うまでの時間が遅延時
間となるので、このライトリセットとリードリセットに
よシ、遅延時間ン設定することが可能である。There is a line memory IC dedicated to the 1'AL method. Each can store one horizontal scanning line of video signal sampled at a resolution of 8 bits and a sampling frequency of 4/sc (/sc is the frequency of the color subcarrier), and the memory capacity of each is as follows:
f3 x 910 bits and 8 x 1135 bits. Serial data is input asynchronously, and address generation circuits are built in for inserting and starting. In this address generation circuit, the write address and read address are initialized by externally applied write reset and read reset signals, respectively, and the values are updated by externally applied write clock and read clock signals. The delay time is the time it takes to input data to a certain address in memory and then read that address, so it is possible to set a delay time for this write reset and read reset. .
上記従来技術では、データの遅延時間ケ設定するために
ライトリセットとリードリセットの2つの信号の制御が
必要であり、メモIJ I Cの端子数の増加を招いて
いた。In the above-mentioned conventional technology, it is necessary to control two signals, write reset and read reset, in order to set the data delay time, resulting in an increase in the number of terminals of the memory IJIC.
本発明の目的は、メモリ装置の端子数を増大することな
く、容易に遅延時間の制御が行える画像メモリ1提供す
ることにある。An object of the present invention is to provide an image memory 1 in which delay time can be easily controlled without increasing the number of terminals of the memory device.
上記目的を達成するために1本発明の画像メモリでは、
外部から入力される制御信号の立上りエツジと立下りエ
ッジを検出し、両エツジでライトアドレスおよびリード
アドレス発生回路する。In order to achieve the above object, the image memory of the present invention includes:
It detects the rising edge and falling edge of a control signal input from the outside, and generates a write address and a read address generation circuit at both edges.
上記の技術的手段により、制御信号の豆上り(あるいは
立下ねりエッジのタイミングでライトアドレスか初期化
された後、順次発生されるライトアドレスに従って入力
データがメモリに書込まれていく。又、制御信号の立下
シ(あるいは豆上りりエッジのタイミングでリードアド
レスが初期化された後、順次発生されるリードアドレス
に従ってデータが読出される。従って、制御信号の立上
り(あるいは立下り)から立下)(あるいは立上り)ま
での期間、すなわち制御信号のパルス幅?変化させるこ
とによシ、本画像メモリにおけるデータの遅延時間を制
御することが可能になる。With the above technical means, after the write address is initialized at the timing of the rising (or falling edge) of the control signal, input data is written to the memory according to the sequentially generated write addresses. After the read address is initialized at the timing of the falling edge (or rising edge) of the control signal, data is read out according to the sequentially generated read addresses. Therefore, from the rising edge (or falling edge) of the control signal The delay time of data in the image memory can be controlled by changing the period up to (lower) (or rising edge), that is, the pulse width of the control signal.
以下、本発明の一実施例〉第1図により説明する。 An embodiment of the present invention will be described below with reference to FIG.
第1@において1はメモリ部、2はライトアドレス発生
回路、sr4リードアドレス発生回路、4は立下りエッ
ジ検出回路、5は立上りエツジ検出回路、6は映像デー
タ1fの入力端子、7は映像データ1jの出力端子、8
はクロック信号1aの入力端子、9はリセット信号14
の入力端子である。ここでメモリ部1はデータのライト
とリードとが独立に行えるものとする。本実施例の動作
を第5図のタイミングチャートを用いて説明する。第5
図において1aは入力端子8からのクロック信号、1に
は入力端子9からのリセット信号、lcは立上りエツジ
検出回路5の出力信号、1dは立下りエツジ検出回路4
の出力信号、14はライトアドレス発生回路2からのラ
イトアドレス、1fBリ一ドアドレス発生回路3からの
リードアドレス、1in状像入力データ、IJは映像出
力データである。In the first @, 1 is a memory section, 2 is a write address generation circuit, sr4 is a read address generation circuit, 4 is a falling edge detection circuit, 5 is a rising edge detection circuit, 6 is an input terminal for video data 1f, and 7 is video data 1j output terminal, 8
is the input terminal of the clock signal 1a, and 9 is the reset signal 14.
This is the input terminal of Here, it is assumed that the memory unit 1 can independently write and read data. The operation of this embodiment will be explained using the timing chart of FIG. Fifth
In the figure, 1a is the clock signal from the input terminal 8, 1 is the reset signal from the input terminal 9, lc is the output signal of the rising edge detection circuit 5, and 1d is the falling edge detection circuit 4.
14 is a write address from the write address generation circuit 2, a read address from the 1fB read address generation circuit 3, 1-inch image input data, and IJ is video output data.
立上り検出回路5と立下り検出回路4μ、それぞれ入力
端子9からのリセット信号1にの立上り。The rising edge of the reset signal 1 from the input terminal 9 of the rising edge detection circuit 5 and the falling edge detection circuit 4μ, respectively.
および立下りを検出しそれぞれ第5囚中1c、および1
dに示すようなタイミングでパルスを発生する。and 1c and 1 in the 5th prisoner, respectively, detecting the falling edge.
Pulses are generated at the timing shown in d.
ライトアドレス発生回路2はクロック信号1tLの立上
シのタイミングで動作し、ライトアドレス14は第5図
に示すようにリセット信号1洛の立上り検出パルスIO
Kよシアドレス値AOに初期化され、その後クロック信
号1Gの入力毎にAt 、A2 、A3・・・・・・と
値が更新される。又、リードアドレス発生回路5にクロ
ック信号1aの立上りタイミングで動作し、リードアド
レス1fは第5@に示すようにリセット信号14の立下
り検出パルス1d、Vcよシアドレス値へ〇に初期化さ
れ、その後クロック信号1aの入力毎に。The write address generation circuit 2 operates at the rising timing of the clock signal 1tL, and the write address 14 is generated by the rising edge detection pulse IO of the reset signal 1tL as shown in FIG.
K is initialized to the seat address value AO, and thereafter the values are updated as At, A2, A3, . . . each time the clock signal 1G is input. In addition, the read address generation circuit 5 operates at the rising timing of the clock signal 1a, and the read address 1f is initialized to the sear address value 0 by the falling detection pulse 1d and Vc of the reset signal 14 as shown in the 5th @. , thereafter each time the clock signal 1a is input.
AI、A2.A5・・・・・・と値が更新される。入力
端子6から入力されたateテータ入力1t?ライトア
ドレス14によシ指定されるメモリ部1の領域への!込
む。こうしiF込まれたデータを、リードアドレス1f
y−よシ指定されるメモリ部1の領域より胱出す。この
映謙入カテータ1tと映飲出力データ1ムのタイミング
チャートに示す。第6図の例において。AI, A2. The value is updated as A5... ate data input 1t input from input terminal 6? To the area of memory unit 1 specified by write address 14! It's crowded. The data stored in this iF is read at address 1f.
y - Extracts the bladder from the area of the memory unit 1 specified by the direction. This timing chart shows the input catheter 1t and output data 1m. In the example of FIG.
吠像入カテータ1を中のデータL)0が書込まれてから
、出力データ1A中のデータLIOが読出されるまでの
第5図中アで示し九時間がデータの遅延時間である。第
6図の例ではクロック信号1aの4周期分の遅延が得ら
れる。すなわち、リセット信号14の立上りエツジのタ
イミングでライトアドレス14を初期化してから、リセ
ット信号1bの立下りエツジのタイミングでリードアド
レス1fを初期化するまでの時間がデータの遅延時間で
ある。従り℃。The nine hours indicated by a in FIG. 5 from the writing of the data L)0 in the image input catheter 1 until the reading of the data LIO in the output data 1A is the data delay time. In the example of FIG. 6, a delay of four cycles of the clock signal 1a is obtained. That is, the time from initializing the write address 14 at the timing of the rising edge of the reset signal 14 to initializing the read address 1f at the timing of the falling edge of the reset signal 1b is the data delay time. Follow ℃.
本実施例では必中イで示したリセット信号1洛のパルス
幅を変化させることによってデータの遅延時間を制御す
ることが可能である。In this embodiment, it is possible to control the data delay time by changing the pulse width of the reset signal 1, which is indicated by A.
第2図に本発明の他の実施例を示す。第2図において1
0はライトデータレジスタ。11ijリードデータレジ
スタ、12は切替回路、15はライトクロック信号1A
の入力端子、14はリードクロック信号1J−の入力端
子であり、その他の部分は第1図の実施例と同じである
。第2図の冥施列でにメモリ部1は曹込みと読出しとが
同時には行えず、さらにメモリのアクセスタイムが入出
力データのサイクルタイムよυ長いものとする。第2図
の実施例において入力端子6からの映像入力データ1t
をライトデータレジスタ10へ導き、データのシリアル
ーハラレル変換を行い、実質的なサイクルタイムを長(
して、このパラレルデータ1Lをまとめてメモリ部1へ
書込む。又、メモリ部1から読出したパラレルデータ1
jをまとめてリードレジスタ11へ導き、これをパラレ
ル−シリアル変換して元のサンプリングレートの信号1
Aに戻して出力端子7へ出力する。切替回路12はライ
トアドレス14とリードアドレス1tとを切替えてメモ
リ部1へ出力する。FIG. 2 shows another embodiment of the invention. In Figure 2, 1
0 is the write data register. 11ij read data register, 12 is a switching circuit, 15 is a write clock signal 1A
The input terminal 14 is the input terminal for the read clock signal 1J-, and the other parts are the same as the embodiment shown in FIG. In the process shown in FIG. 2, it is assumed that the memory unit 1 cannot be filled in and read out at the same time, and that the memory access time is longer than the input/output data cycle time. In the embodiment of FIG. 2, video input data 1t from the input terminal 6
is led to the write data register 10, serial-to-halal conversion of the data is performed, and the actual cycle time is lengthened (
Then, this parallel data 1L is written into the memory section 1 all at once. Also, parallel data 1 read from memory section 1
j are collectively led to the read register 11, which is converted from parallel to serial to become the signal 1 at the original sampling rate.
A and output to output terminal 7. The switching circuit 12 switches between the write address 14 and the read address 1t and outputs it to the memory section 1.
この切替は、ライトデータレジスタ10に映像入力デー
タが所望のビット分だけ格納された後にメモリ部1への
薔込みを行い、リードレジスタ11内の映像出力データ
がすべて出力された後にメモリ部1から次のパラレルデ
ータの読出しを行うように制御する。第2図の実施例で
は、リードとライトでクロックを別系統としているので
、データの非同期入出力が可能である。This switching is performed by loading the video input data into the memory section 1 after the desired bits of video input data have been stored in the write data register 10, and after all the video output data in the read register 11 has been output from the memory section 1. Controls reading of the next parallel data. In the embodiment shown in FIG. 2, separate clock systems are used for reading and writing, so asynchronous input/output of data is possible.
第4図および第5図に両エツジ検出回路の例を示す。第
4図8よび第5囚において41燻インバータ、42はA
NL)回路、46はNOR回路、44は立上υエツジ検
出信号の出力端子、45は立下υエツジ検出信号の出力
端子、51はラッチ回路である。Examples of both edge detection circuits are shown in FIGS. 4 and 5. In Figure 4 8 and 5th prisoner, 41 smoked inverter, 42 is A
NL) circuit, 46 is a NOR circuit, 44 is an output terminal for a rising υ edge detection signal, 45 is an output terminal for a falling υ edge detection signal, and 51 is a latch circuit.
第4図において、入力端子9からのリセット信号1−8
ヲインバータ41へ等(。このインバータ41の出力と
リセット信号16とのANDを敗ることによシ出力端子
44 Kはリセット信号1にの立上りエッジ検出信号1
りが得られる。又、両信号のNORを取ることにより出
力端子45には立下9工ツジ検出信号1dが得られる。In FIG. 4, reset signals 1-8 from input terminal 9
The output terminal 44K outputs the rising edge detection signal 1 of the reset signal 1 by ANDing the output of the inverter 41 and the reset signal 16.
You can get more. Further, by performing a NOR operation on both signals, a falling edge detection signal 1d is obtained at the output terminal 45.
インバータ41の遅延時間が検出信号1Gおよび1tt
の検出パルス幅となる。The delay time of the inverter 41 is detected by the detection signals 1G and 1tt.
The detection pulse width is .
第5図の例は、第4図に?い℃インバータ41をラッチ
回路51に置換えたものであり、リセット信号1kをク
ロック信号1αの立上υエツジのタイミングでラッチす
る。リセット信号1にとラッチ回路51の反転出力との
AND及びNORを取ることにより、立上り検出信号1
G及び立下りエッジ検出信号1dを得る。第5図の例で
は、両エツジ検出信号は1Gおよび1dはクロック信号
1aに同期しているので1例えば第1図においてアドレ
ス発生回路2および6におけるアドレスの同期リセット
を行うことが可能である。第5図の回路では立上りエツ
ジ検出回路と立下りエツジ検出回路とでラッチ回路51
を兼用しているが、第2図の実施例のようにライトとリ
ードで別のクロックを用いる場合には。The example in Figure 5 is in Figure 4? The latch circuit 51 latches the reset signal 1k at the rising edge of the clock signal 1α. By ANDing and NORing the reset signal 1 and the inverted output of the latch circuit 51, the rising detection signal 1 is generated.
G and a falling edge detection signal 1d are obtained. In the example of FIG. 5, since both edge detection signals 1G and 1d are synchronized with the clock signal 1a, it is possible to synchronously reset the addresses in address generation circuits 2 and 6 in FIG. 1, for example. In the circuit shown in FIG. 5, the latch circuit 51 includes a rising edge detection circuit and a falling edge detection circuit.
However, when different clocks are used for writing and reading as in the embodiment shown in FIG.
エツジ検出回路は立上りエツジと立下りエツジとで別の
回路とし、それぞれライトクロックあるいはリードクロ
ックを用いてエツジ検出を行う必要がある。It is necessary to use separate edge detection circuits for rising edges and falling edges, and to perform edge detection using a write clock or a read clock, respectively.
第6図に本発明による他の実施例を示す。第6図に8い
て、61は入出力データ1Pを入力データ1tと出力デ
ータ1Aとに分け℃入出力する入出力回路、62はラッ
チ回路、その他の部分で第1図及び第2図の実施例と同
じ部分については同じ符号を付けである。第7図は、第
6図の実施例の回路動作を示すタイミングチャートであ
る。FIG. 6 shows another embodiment according to the present invention. 8 in FIG. 6, 61 is an input/output circuit that divides input/output data 1P into input data 1t and output data 1A and inputs/outputs them, 62 is a latch circuit, and other parts are implementations of FIGS. 1 and 2. The same parts as in the example are given the same reference numerals. FIG. 7 is a timing chart showing the circuit operation of the embodiment shown in FIG.
第6図においてメモリ1はデータのライトとリードとが
同時には行えないタイプのものであるとする。ライトア
ドレス発生回路2とリードアドレス発生回路5とは、第
7囚のタイミングチャートに示すよ5にクロック信号1
aの立上シのタイミングでそれぞれライトアドレス14
とリードアドレス1fの値を更新する。切替回路12)
j、クロック信号1aの1周期の期間を2つの期間に分
け、リードアドレス1f、ライトアドレス14の順に切
替え又メモリ1へと出力する。このアドレス出力1?L
の値に従り1テータのリードおよびライトを行うことに
よシ、リードモディファイライトの動作が行われる。第
6図の実施例でに第7図のタイミングチャートに示すよ
うにリードアドレス1fとライトアドレス14をともに
第7図中(ア)に示すタイミングでリセットした場合に
遅延量が最大となる。第1図及び第2図の実施例ではこ
のように同一タイミングでリードとライトの両方のアド
レスをリセットすることは不可能であるが、第6図の実
施例では豆下りエツジ検出回路4の後段にランチ回路6
2を設けることによ勺同時リセットを可能とした。入力
端子9より入力される第7図に示す1クロック幅のリセ
ット信号14を立下りエッジ検出回路4と立上υエツジ
検出回路5に導き、それぞれ立下りエツジ検出信号1d
と立上シ検出信号1Gとを第7図に示すタイミングで出
力する。この立下りエツジ検出信号1ttをラッチ回路
62でラッチし1クロック分遅延した信号1mによシリ
−ドアドレス1/!をリセットする。又、立上りエツジ
検出信号1Gによシライトアドレス1シをリセットする
。以上のようにラッチ回路62により立下りエッジ検出
信号1etを1クロツク遅延させているので、ライトと
リードのアドレスを同時にリセットして最大の遅延量を
得るためには、1クロック分のパルス幅の信号をリセッ
ト信号14として入力すればよい。本実施例では、ある
ライトサイクルで書込んだデータを直後のリードサイク
ルで読出す、即ち遅延量が最小となるタイミングのリセ
ットを行うことが不可能であるが、遅延素子としては実
用上問題はない。In FIG. 6, it is assumed that the memory 1 is of a type in which data cannot be written and read at the same time. The write address generation circuit 2 and the read address generation circuit 5 generate a clock signal 1 at 5 as shown in the timing chart of the seventh prisoner.
write address 14 at the startup timing of a.
and updates the value of read address 1f. Switching circuit 12)
j, one period of the clock signal 1a is divided into two periods, and the read address 1f and the write address 14 are switched in this order and outputted to the memory 1. This address output 1? L
A read-modify-write operation is performed by reading and writing one data according to the value of . In the embodiment of FIG. 6, the amount of delay becomes maximum when both the read address 1f and the write address 14 are reset at the timing shown in (a) in FIG. 7 as shown in the timing chart of FIG. In the embodiments shown in FIGS. 1 and 2, it is impossible to reset both read and write addresses at the same timing, but in the embodiment shown in FIG. Launch circuit 6
By providing 2, simultaneous reset is possible. A 1-clock width reset signal 14 shown in FIG. 7 inputted from the input terminal 9 is guided to the falling edge detection circuit 4 and the rising edge detection circuit 5, respectively, to generate a falling edge detection signal 1d.
and a rising edge detection signal 1G are outputted at the timing shown in FIG. This falling edge detection signal 1tt is latched by the latch circuit 62, and a signal 1m delayed by one clock is applied to the serial address 1/! Reset. In addition, the write address 1 is reset by the rising edge detection signal 1G. As described above, since the latch circuit 62 delays the falling edge detection signal 1et by one clock, in order to reset the write and read addresses at the same time and obtain the maximum amount of delay, the pulse width of one clock must be The signal may be input as the reset signal 14. In this embodiment, it is impossible to read the data written in a certain write cycle in the immediately following read cycle, that is, to reset the timing at which the amount of delay becomes the minimum, but this is not a practical problem as a delay element. do not have.
以上の実施例では回路はすべてクロックの立上υエツジ
のタイずングで動作するものとしたが、本発明はこれに
限定されるものではな(、立下りエッジで動作する回路
構成とし又も問題はない。In the above embodiments, all the circuits are operated by timing the rising edge of the clock, but the present invention is not limited to this. No problem.
又、リセット信号14の立上夛エツジでライトアドレス
を、立下りエッジでリードアドレスをそれぞれ初期化す
るものとして説明したが、逆に立下りエツジでライトア
ドレスを、立上りエッジでIJ−ドアドレスを初期化す
るものとしても問題はな(、本発明はこれを含むもので
ある。Also, although the explanation has been made assuming that the rising edge of the reset signal 14 initializes the write address and the falling edge initializes the read address, conversely, the falling edge initializes the write address and the rising edge initializes the IJ-address. There is no problem even if it is initialized (although the present invention includes this).
不発明は1以上の実施例に限定されるものではなく、リ
ードとライトに専用のアドレス発生回路を持つ画像メモ
リ装置において、リセツ) 信号。The invention is not limited to one or more embodiments, but includes an image memory device having an address generation circuit dedicated to read and write signals.
立上りと立下りのエツジでリードとライトのアドレスを
初期化することを特徴とするものをすべて含む。本発明
の実施例では特に説明しなかったが。Includes all features that initialize read and write addresses on rising and falling edges. Although not particularly explained in the embodiments of the present invention.
映像データ入力端子6.映像データ出力端子7゜メモリ
部1.ライトデータレジスタ10.リードデータレジス
タ11をnビット(1は自然数)構成として、nビット
の映像データを入出力するものとしても問題はない。又
、メモリ部1としてダイナミック型のメモリを用いた場
合には、リフレッシユのための回路が必要となる。この
場合には1例えば第2図の実施例において、リフレッシ
ュアドレス発生回路を付加し、この出力とライトおよび
リードアドレスとを切替えてメモリ部1へ与え。Video data input terminal 6. Video data output terminal 7゜Memory section 1. Write data register 10. There is no problem even if the read data register 11 has an n-bit configuration (1 is a natural number) and inputs and outputs n-bit video data. Furthermore, when a dynamic memory is used as the memory section 1, a refresh circuit is required. In this case, for example, in the embodiment shown in FIG. 2, a refresh address generation circuit is added, and the output of this circuit and write and read addresses are switched and applied to the memory section 1.
ライトおよびリードが行われない期間にリフレンンユ動
作を行えばよい。又、クロック信号は、第1図の実施例
のようにライトとリードで共通としてもよいし、第2図
の実施例のように別のクロックを用いてもよい。The refresh operation may be performed during a period when writing and reading are not performed. Further, the clock signal may be the same for writing and reading as in the embodiment of FIG. 1, or different clocks may be used as in the embodiment of FIG.
本発明によれは、1つの信号でライトおよびリードアド
レスの初期化が行えるので、装置の端子数を増大するこ
とな(容易に任意の遅延時間を設定することが可能であ
る。According to the present invention, write and read addresses can be initialized with one signal, so any delay time can be easily set without increasing the number of terminals of the device.
【図面の簡単な説明】
第1図は本発明の一実施例を示すブロック図。
第2図は本発明の他の実施例を示すブロック図。
第3図は第1図の実施例を説明するためのタイミングチ
ャート、第4図および第5図はエツジ検出回路の実施例
を示す回路図、第6図は本発明の他の実施例を示すブロ
ック図、第7図は第6図の実施例を説明するだめのタイ
ミングチャートである。
1・・・メモリ部。
2・・・ライトアドレス発生回路。
3・・・リードアドレス発生回路。
4・・・立下勺エツジ検出回路。
5・・・立上りエツジ検出回路。
第 1 図
菓 4図
躬6 口BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram showing an embodiment of the present invention. FIG. 2 is a block diagram showing another embodiment of the present invention. FIG. 3 is a timing chart for explaining the embodiment of FIG. 1, FIGS. 4 and 5 are circuit diagrams showing an embodiment of the edge detection circuit, and FIG. 6 shows another embodiment of the present invention. The block diagram, FIG. 7, is a timing chart for explaining the embodiment of FIG. 1...Memory part. 2...Write address generation circuit. 3...Read address generation circuit. 4... Falling edge detection circuit. 5...Rising edge detection circuit. Part 1 Zukka 4 Zuman 6 Mouth
Claims (1)
端子と、映像データ出力端子と、リセット信号入力端子
と、データを書込む際のアドレスを発生するアドレス発
生回路と、データを読出す際のアドレスを発生する読出
しアドレス発生回路と、前記リセット信号入力端子から
のリセット信号の立上りエッジおよび立下りエッジを検
出する立上りエッジ検出回路および立下りエッジ検出回
路を具備し、前記立上りエッジ検出回路と前記立下りエ
ッジ検出回路のどちらか一方の検出出力により前記書込
みアドレス発生回路における書込みアドレスを初期化し
、他方の検出出力により前記読出しアドレス発生回路に
おける読出しアドレスを初期化することを特徴とする画
像メモリ。1. A storage means for storing video data, a video data input terminal, a video data output terminal, a reset signal input terminal, an address generation circuit for generating an address when writing data, and an address generation circuit for reading data. A read address generation circuit that generates an address, and a rising edge detection circuit and a falling edge detection circuit that detect a rising edge and a falling edge of a reset signal from the reset signal input terminal, the rising edge detection circuit and the An image memory characterized in that the detection output of one of the falling edge detection circuits initializes the write address in the write address generation circuit, and the detection output of the other one initializes the read address in the read address generation circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32396487A JPH01166269A (en) | 1987-12-23 | 1987-12-23 | Image memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32396487A JPH01166269A (en) | 1987-12-23 | 1987-12-23 | Image memory |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01166269A true JPH01166269A (en) | 1989-06-30 |
Family
ID=18160595
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP32396487A Pending JPH01166269A (en) | 1987-12-23 | 1987-12-23 | Image memory |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01166269A (en) |
-
1987
- 1987-12-23 JP JP32396487A patent/JPH01166269A/en active Pending
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