JPH01164142A - Clock synchronizing system - Google Patents
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
Description
【発明の詳細な説明】
〔概 要〕
外部クロック信号より同期クロック信号を生成し内部の
ネットワーク系に供給するクロック装置において、特に
、外部クロック信号の障害時に自走クロック信号を供給
するクロック同期方式に関し、
障害になった外部クロック信号の代わりに高精度な自走
クロックを位相ロック制御系に入力させることによりそ
の障害時にも高精度な内部クロック信号を自走させるこ
とを目的とし、
自走クロック信号（ｆ＋ｉ”）を発生する自走発振手段
と、外部装置より伝送系を介して従属的に供給される外
部クロック信号（ｆ１）と前記自走クロック信号（ｆ、
”）とを選択する選択手段と、前記選択手段の出力のク
ロック信号に追従した内部クロック信号（ｆ、１）を位
相ロック制御により生成する位相ロック制御手段と、前
記外部クロック信号（ｆ１）の障害を検出した場合に前
記自走クロック信号（ｆ、′）が前記位相ロック制御手
段に入力するように前記選択手段を制御する検出制御手
段とを有するように構成する。[Detailed Description of the Invention] [Summary] In a clock device that generates a synchronous clock signal from an external clock signal and supplies it to an internal network system, a clock synchronization method that supplies a free-running clock signal in the event of a failure of the external clock signal is particularly provided. The purpose of the free-running clock is to input a high-precision free-running clock into the phase lock control system in place of the faulty external clock signal, thereby allowing the high-precision internal clock signal to run free even in the event of a fault. A free-running oscillation means that generates a signal (f+i''), an external clock signal (f1) that is supplied dependently from an external device via a transmission system, and the free-running clock signal (f,
”); phase lock control means for generating an internal clock signal (f, 1) by phase lock control that follows the clock signal output from the selection means; and detection control means for controlling the selection means so that the free-running clock signal (f,') is input to the phase lock control means when a fault is detected.
本発明は、外部クロック信号より同期クロック信号を生
成し内部のネットワーク系に供給するクロック装置にお
いて、特に、外部クロック信号の障害時に自走クロック
信号を供給するクロック同期方式に関する。The present invention relates to a clock device that generates a synchronized clock signal from an external clock signal and supplies it to an internal network system, and particularly relates to a clock synchronization method that supplies a free-running clock signal when an external clock signal fails.
ネットワークを構成するシステム、特にディジタル交換
機網は、第３図（ａ）に示されるように、伝送系、ネッ
トワーク系および制御系から構成される。Ａ局とＢ局間
にあるディジタル交換機Ｃ局のネットワーク系（ＮＷ）
３０は内部にスピーチ・パス・メモリ（ＳＰＭ）等を含
み、制御プロセッサ（ＣＰＲ）３１により制御され、そ
のクロック信号はクロック装置（ＭＣＬＫ）３２から供
給される。このクロック装置３２は、第３図（ｂｌに示
されるように、クロック抽出装置３４に接続される。A system constituting a network, particularly a digital exchange network, is composed of a transmission system, a network system, and a control system, as shown in FIG. 3(a). Network system (NW) of digital exchange C station between A station and B station
30 internally includes a speech path memory (SPM) and the like, and is controlled by a control processor (CPR) 31, whose clock signal is supplied from a clock device (MCLK) 32. This clock device 32 is connected to a clock extraction device 34, as shown in FIG.
外部装置３３より伝送されて来る伝送信号よりクロック
抽出装？ｉ！３４が半周期ごとに極性を変えるクロック
信号３４０（以下、外部クロック信号という）を抽出し
た後、クロック装置３２は周波数や位相のずれがない高
精度なりロック信号３２０（以下、内部クロック信号と
いう）を生成する。A clock extraction device from the transmission signal transmitted from the external device 33? i! After the clock device 34 extracts a clock signal 340 (hereinafter referred to as an external clock signal) whose polarity changes every half cycle, the clock device 32 extracts a highly accurate lock signal 320 (hereinafter referred to as an internal clock signal) with no frequency or phase shift. generate.
このようなシステムにおいて、クロック抽出装置３４を
含む伝送系の障害により、外部装置３３より供給される
外部クロック信号３４０が正常に抽出されず、異常な周
波数を有する外部クロック信号３４０がクロック装置３
２に入力されると、同期がずれて、正しい内部クロック
信号３２０をネットワーク系に供給できなくなる場合が
ある。In such a system, due to a failure in the transmission system including the clock extraction device 34, the external clock signal 340 supplied from the external device 33 is not extracted normally, and the external clock signal 340 having an abnormal frequency is transmitted to the clock device 3.
2, the synchronization may shift and the correct internal clock signal 320 may not be supplied to the network system.
外部クロック信号に障害があってもネットワーク系内部
の装置間の伝送を正常に動作させるために、障害のある
外部クロック信号を切り離し、クロック装Ｗ、３２内部
の自走発振器を用いて高精度な内部クロック信号３２０
を生成させる回路が必要となる。In order to ensure normal transmission between devices within the network system even if there is a fault in the external clock signal, the faulty external clock signal is separated and a free-running oscillator inside the clock device W, 32 is used to generate a high-precision clock signal. Internal clock signal 320
A circuit that generates this is required.
第２図は、従来のクロック装置内のＰＬ、Ｏ回路２の構
成図である。同図において、２０は、その出力２０１を
、入力される外部クロック信号ｆ。FIG. 2 is a block diagram of a PL, O circuit 2 in a conventional clock device. In the figure, reference numeral 20 indicates an input external clock signal f whose output 201 is input.
の周波数と位相にロックするフェーズロックドループ（
Ｐ Ｌ Ｌ）制御回路、２１は電圧信号に比例した周波
数の内部クロック信号ｆ、を生成する電圧制御型発振器
（ＶＣＯ）である。ＶＣＯ２１は、二級には内部に水晶
発振器を有する電圧制御型水晶発振器（ＶＣＸＯ）で形
成される。ＰＬＬ制御回路２０は外部クロック信号ｆ、
と内部クロック信号ｆ、の周波数ずれや位相ずれを検出
し、周波数の周期をとると同時に、位相に関しても内部
クロック信号ｆｆの位相が進んでいる場合は遅らせ、遅
れている場合には進ませるように制御し、そのずれの大
きさに対応する電圧をＶＣＯ２１に与える。ＶＣＯ２１
から出力される内部クロック信号ｆ、は外部クロック信
号ｆ６が正常に入力されている間は、周波数も位相もそ
の外部クロック信号ｆｌＥに極めて同期した高精度なり
ロック信号となる。A phase-locked loop that locks to the frequency and phase of (
PLL) control circuit 21 is a voltage controlled oscillator (VCO) that generates an internal clock signal f with a frequency proportional to the voltage signal. The VCO 21 is formed of a voltage controlled crystal oscillator (VCXO) having a second-class crystal oscillator inside. The PLL control circuit 20 receives an external clock signal f,
It detects the frequency and phase deviations of the internal clock signal ff and the internal clock signal f, and calculates the frequency period.At the same time, the phase of the internal clock signal ff is delayed if it is ahead, and is advanced if it is delayed. A voltage corresponding to the magnitude of the deviation is applied to the VCO 21. VCO21
As long as the external clock signal f6 is normally input, the internal clock signal f outputted from the external clock signal f6 becomes a highly accurate lock signal whose frequency and phase are extremely synchronized with the external clock signal flE.
外部クロック信号ｆ、に障害が発生した場合、この従来
の方式では、第２図に示すように、単に、ＰＬＬ制御回
路２０が出力する一定電圧２０１に比例した一定な内部
クロック信号ｒ、をＶＣｏ２１から発生させていた。When a failure occurs in the external clock signal f, in this conventional method, as shown in FIG. It was generated from.
このような従来の方式は、外部クロック信号ｆ、の障害
時に、ＶＣＯ内部の発振器を用いて自走させるため、Ｐ
ＬＬ制御回路の負帰還による位相のロック機能が生かさ
れず、自走される内部クロック信号ｆ、に対して要求さ
れる精度が安価に得られないという問題が生じていた。In this conventional method, when the external clock signal f fails, the VCO uses an internal oscillator to run free, so P
A problem has arisen in that the phase locking function by negative feedback of the LL control circuit is not utilized, and the accuracy required for the free-running internal clock signal f cannot be obtained at a low cost.
例えば、ディジタル構内交換機システムのネットワーク
系では、ＶＣｏ、２１の自走周波数精度よりも、更に高
精度を有する内部クロック信号を必要とするが、この精
度を満足するｖＣｏを製作するとコストが増加するとい
う問題が生じていた。For example, the network system of a digital private branch exchange system requires an internal clock signal with higher accuracy than the free-running frequency accuracy of the VCo, 21, but manufacturing a VCo that satisfies this accuracy will increase the cost. A problem had arisen.
本発明は、障害になった外部クロック信号の代わりに高
精度な自走クロック信号を位相ロック制御系に入力させ
ることによりその障害時にも高精度な内部クロック信号
を自走させるクロック同期方式を提供することを目的と
する。The present invention provides a clock synchronization method that inputs a high-precision free-running clock signal into a phase lock control system in place of the faulty external clock signal, thereby allowing a high-precision internal clock signal to run freely even in the event of a fault. The purpose is to
第１図（ａ）は、本発明のクロック同期方式に従う装置
の構成図である。１はＰＬＯ回路で、出力の内部クロッ
ク信号１１１を入力されるクロック信号１２０の周波数
と位相に追従するようにロックするＰＬＬ制御回路１０
と電圧信号１００に比例した周波数の内部クロック信号
ｆ、を生成する電圧制御発振器（ＶＣＯ）１１より構成
され、１２は自システム内に搭載された高精度な自走発
振器、１３は外部装置より伝送系を介して従属的に供給
される外部クロック信号ｆ５と自走発振器１２より自走
される自走クロック信号（Ｓを選択しＰＬＯ回路１に与
える選択回路（ＳＥＬ） 、１４は外部クロック信号ｆ
、の障害を検出し、自走クロック信号ｆ、′に切換える
検出制御手段である。FIG. 1(a) is a block diagram of an apparatus according to the clock synchronization method of the present invention. 1 is a PLO circuit, and a PLL control circuit 10 locks an output internal clock signal 111 to follow the frequency and phase of an input clock signal 120.
and a voltage controlled oscillator (VCO) 11 that generates an internal clock signal f with a frequency proportional to the voltage signal 100, 12 is a high-precision free-running oscillator installed in the own system, and 13 is a clock signal transmitted from an external device. A selection circuit (SEL) which selects an external clock signal f5 which is supplied dependently through the system and a free-running clock signal (S) which is freely run from the free-running oscillator 12 and supplies it to the PLO circuit 1, 14 is an external clock signal f5.
, and switches to the free-running clock signal f,'.
本発明は、検出制御手段１４が外部クロック信号ｆ、に
障害が発生したことを検出した場合、高精度な自走クロ
ック信号ｆ、ｘをＰＬＯ回路ｌの位相ロック制御系に入
力させ、自走クロック信号ｆ１′に対して周波数と位相
が追従する高精度な内部クロック信号ｆ、をネットワー
ク系に供給させる。In the present invention, when the detection control means 14 detects that a failure has occurred in the external clock signal f, the highly accurate free-running clock signals f and x are input to the phase lock control system of the PLO circuit l, and the free-running A highly accurate internal clock signal f whose frequency and phase follow the clock signal f1' is supplied to the network system.
本発明では、ＰＬＯ回路１の前段に選択回路１３を設置
し、伝送系に従属する外部クロック信号ｆ９と自システ
ム内に搭載した自走発振器１２からの自走クロック信号
ｆ、′を選択し、外部クロック信号ｆ、の障害時でも、
自走クロック信号ｆ、”ｔ−ＰＬＯ回路１゛で位相ロッ
クすることにより高精度な内部クロック信号ｆ、を生成
している。In the present invention, a selection circuit 13 is installed before the PLO circuit 1, and selects the external clock signal f9 dependent on the transmission system and the free-running clock signal f,' from the free-running oscillator 12 installed in the own system, Even when the external clock signal f, fails,
A highly accurate internal clock signal f is generated by phase-locking the free-running clock signal f with the t-PLO circuit 1.
次に本発明を図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第１図ｆｂ）は本発明のクロック同期方式に従う装置の
実施例図である。第１図（ａ）と同じものは同一番号で
記しである。FIG. 1 fb) is an embodiment of a device according to the clock synchronization method of the present invention. Components that are the same as in FIG. 1(a) are designated by the same numbers.
ＰＬＯ回路１は出力の内部クロック信号ｆ、を入力され
るクロ７り信号１２０の周波数と位相に追従してロック
するＰＬＬ制御回路１０とその出力電圧に比例した周波
数の内部クロック信号ｆ。The PLO circuit 1 has an output internal clock signal f, and a PLL control circuit 10 which tracks and locks the frequency and phase of the input black signal 120, and an internal clock signal f whose frequency is proportional to its output voltage.
を生成する電圧制御発振器（ＶＣＯ）１１より構成され
る。出力された内部クロック信号ｆ、はディジタル交換
機を含むネットワーク（ＮＷ）１５に供給され、高精度
なシステムクロックおよび伝送りロックとして利用され
る。ネットワーク１５は、他の装置あるいは他のネット
ワークから外部クロック信号ｒ、に同期した伝送データ
を受信し、その内部は階層構造に接続された交換機網で
ある。It is composed of a voltage controlled oscillator (VCO) 11 that generates . The output internal clock signal f is supplied to a network (NW) 15 including a digital exchange and used as a highly accurate system clock and transmission lock. The network 15 receives transmission data synchronized with an external clock signal r from other devices or other networks, and has an internal switching network connected in a hierarchical structure.
ネットワーク１５において、上位の交換機と下位の交換
機は、例えば光ケーブルのような高周波数伝送ケーブル
で接続され、その伝送データは精度の高い伝送りロック
信号に同期して伝送される。In the network 15, an upper exchange and a lower exchange are connected by a high frequency transmission cable such as an optical cable, and the transmission data is transmitted in synchronization with a highly accurate transmission lock signal.
ネットワーク１５は制御プロセッサ（ＣＰＲ）１４３に
より制御され、ＰＬＯ回路１から供給される内部クロッ
ク信号ｆ、を伝送りロックとして利用する。そのため、
ＰＬＯ回路１から供給される内部クロック信号ｆ、は高
精度なりロック信号である必要がある。さらに、その内
部クロック信号ｆ、は他の装置あるいは他のネットワー
クから供給される外部クロック信号ｆ、がその伝送系の
障害により生成されなかったりあるいは周波数がずれた
りした場合でもネットワーク１５内部の交換機間の伝送
が正常に動作できるように、信頼性の高いものである必
要がある。そのため、外部クロック信号ｆ、の障害時に
その外部クロック信号ｆ６を切り離し、クロック装置内
部の自走発振機を用いて、内部クロック信号ｆ１を自走
する回路が必要となる。そこで、ＰＬＯ回路１の前段に
選択回路１３を設置し、従属／自走の切り換え制御を行
い、１走される内部クロック信号の精度を向上している
。すなわち、外部装置より伝送系を介して従属的に供給
される外部クロック信号ｒ、と自システム内に搭載され
た高精度な自走発振器１２から生成される自走クロック
信号ｆ、Ｘとを選択回路１３で選択し、ＰＬＯ回路１に
与えている。The network 15 is controlled by a control processor (CPR) 143 and uses an internal clock signal f, supplied from the PLO circuit 1, as a transmission lock. Therefore,
The internal clock signal f supplied from the PLO circuit 1 needs to be a highly accurate lock signal. Furthermore, even if the internal clock signal f is not generated or the frequency is shifted due to a failure in the transmission system, the external clock signal f supplied from another device or another network can be used between exchanges within the network 15. transmission must be reliable so that it can operate properly. Therefore, a circuit is required that disconnects the external clock signal f6 when the external clock signal f fails and uses a free-running oscillator inside the clock device to free-run the internal clock signal f1. Therefore, a selection circuit 13 is installed at the front stage of the PLO circuit 1 to perform dependent/free running switching control and improve the accuracy of the internal clock signal that is run once. In other words, the external clock signal r, which is supplied dependently from an external device via the transmission system, and the free-running clock signals f and X generated from the high-precision free-running oscillator 12 installed in the own system are selected. It is selected by the circuit 13 and applied to the PLO circuit 1.
このような接続により、外部クロック信号ｆ６の障害時
では、自走クロック信号（、ＸはＰＬＯ回路１に入力さ
れるため、生成される内部クロック信号ｆ、は高精度な
自走クロック信号（％に対して周波数と位相がロックさ
れるため、高精度なりロック信号となる。すなわち、Ｐ
ＬＯ回路１はｆ、の位相が１，１にの位相に対して進ん
でいれば遅れるように制御し、遅れていれば進むように
制御し、かつその定常位相誤差が極めて小さくなるよう
に制御するもので、内部クロック信号ｆ８は、高精度な
りロック信号となる。With such a connection, when the external clock signal f6 fails, the free-running clock signal (,X) is input to the PLO circuit 1, so the generated internal clock signal f, Since the frequency and phase are locked to P
The LO circuit 1 controls the phase of f so that it lags behind the phase of 1, 1 if it is ahead of the phase of 1, 1, and controls it so that it advances if it lags, and controls so that the steady phase error becomes extremely small. Therefore, the internal clock signal f8 becomes a highly accurate lock signal.
クロック装置内のクロック障害検出回路１４０、ステー
タスレジスタ１４１、コントロールレジスタ１４２およ
び制御プロセッサ１４３は外部クロック信号ｆ１の障害
を検出し、自走クロック信号（％に切換える制御を行う
検出制御手段である。A clock failure detection circuit 140, a status register 141, a control register 142, and a control processor 143 in the clock device are detection control means that detect failures in the external clock signal f1 and control switching to a free-running clock signal (%).
外部クロック信号ｆ、が正常に動作し、内部クロック信
号ｆ、がｆ、に従属的に生成されている従ｆｉモードで
は、コントロールレジスタ１４２の該当するピントには
“１”が書きこまれ、選択回路１３は外部クロック信号
ｆ、を選択し、ＰＬＯ回ｌｉ！８ｔに与える。このとき
、ＰＬＯ回路１は選択された外部クロック信号ｒ、の周
波数と位相に追従した内部クロンク信号ｆ、を生成しネ
ットワーク１５に供給する。外部クロック信号ｆ、を入
力するクロック障害検出回路１４０において、外部クロ
ック信号ｒ、の障害が検出されるとステータスレジスタ
１４１の該当するビットに“障害有り”を示す論理情報
を書き込まれ、制御プロセッサ１４３に通知される。制
御プロセッサ１４３はその一障害を認知すると、コント
ロールレジスタ１４２の該当するビットを１から“Ｏ”
に変える。すると、選択回路１３は自走発振３１２から
の高精度な自走クロック信号ｆ、′ｘに切り換える。自
走発振器１２は、一般には高精度な水晶発振器（ＸＯ）
で構成される。そのため、高精度な自走クロック信号（
、ＸがＰＬＯ回路１に入力され、生成される内部クロッ
ク信号ｆ、は高精度な自走クロック信号（、ｘに追従し
た高精度なりロック信号となり、ネットワーク１５内に
供給される。In the secondary FI mode, in which the external clock signal f, operates normally and the internal clock signal f, is generated dependently on f, "1" is written to the corresponding pin of the control register 142, and the selected The circuit 13 selects the external clock signal f, and outputs the PLO time li! Give 8t. At this time, the PLO circuit 1 generates an internal clock signal f, which follows the frequency and phase of the selected external clock signal r, and supplies it to the network 15. When a failure in the external clock signal r is detected in the clock failure detection circuit 140 that inputs the external clock signal f, logic information indicating "failure" is written to the corresponding bit of the status register 141, and the control processor 143 will be notified. When the control processor 143 recognizes the failure, it changes the corresponding bit of the control register 142 from 1 to “O”.
Change to Then, the selection circuit 13 switches to the highly accurate free-running clock signals f,'x from the free-running oscillation 312. The free-running oscillator 12 is generally a high-precision crystal oscillator (XO).
Consists of. Therefore, a highly accurate free-running clock signal (
,
本発明によれば、外部クロック信号の障害時に高精度な
自走クロック信号に追従した高精度な内部クロック信号
をネットワークに供給する高信頼化クロンク装置をＰＬ
Ｏ回路に安価な水晶発振器を接続するだけで構成できる
。According to the present invention, a highly reliable clock device that supplies a highly accurate internal clock signal that follows a highly accurate free-running clock signal to a network when an external clock signal fails is installed in a PL.
It can be constructed by simply connecting an inexpensive crystal oscillator to the O circuit.
第１図（ａｌは、本発明のクロック同期方式に従う装置
の構成図、
第１図山）は、本発明のクロック同期方式に従う装置の
実施例図、
第２図は、従来のクロック装置内のＰＬＯ回路の構成図
、
第３図（ａｌ及び（ｂｌは、それぞれがディジタル交換
網及びクロック抽出部のブロック図である。
１０・・・ＰＬＬ制御回路、
１１ ・ ・ ・ ■Ｃ０１
１３・ ・ ・ ＳＥＬ。
１４・・・検出制御手段、 ′
特許出願人 富士通株式会社
滞す９月のクロック同訓力ｊ＼に６Ｌう棟Ｌｔ１７１溝
八図従来のグロッグ挾ｌ内のＰＬ６回踏の溝八図第２図FIG. 1 (al is a block diagram of a device according to the clock synchronization method of the present invention, the mountain in FIG. 1 is a diagram of an embodiment of the device according to the clock synchronization method of the present invention, and FIG. Block diagram of the PLO circuit, Figure 3 (al and (bl are block diagrams of the digital switching network and clock extraction section, respectively. 10...PLL control circuit, 11... ■C01 13... SEL 14...Detection control means, 'Patent applicant: Fujitsu Limited September's clock 6L building Lt171 Groove number 1 Figure 2
Claims (1)
ネットワーク系に供給するクロック装置において、 自走クロック信号（ｆ＿■＾＊）を発生する自走発振手
段（１２）と、 外部装置より伝送系を介して従属的に供給される外部ク
ロック信号（ｆ＿■）と前記自走クロック信号（ｆ＿■
＾＊）とを選択する選択手段（１３）と、前記選択手段
（１３）の出力のクロック信号（１２０）に追従した内
部クロック信号（ｆ＿１）を位相ロック制御により生成
する位相ロック制御手段（１）と、 前記外部クロック信号（ｆ＿■）の障害を検出した場合
に前記自走クロック信号（ｆ＿■＾＊）が前記位相ロッ
ク制御手段（１）に入力するように前記選択手段を制御
する検出制御手段（１４）とを有することを特徴とする
クロック同期方式。[Claims] A clock device that generates a synchronous clock signal from an external clock signal and supplies it to an internal network system, comprising: a free-running oscillation means (12) that generates a free-running clock signal (f_■^*); The external clock signal (f_■) supplied from the device via the transmission system and the free-running clock signal (f_■
a selection means (13) for selecting ^*), and a phase lock control means (1) for generating an internal clock signal (f_1) following the clock signal (120) output from the selection means (13) by phase lock control. ), and a detection for controlling the selection means so that the free-running clock signal (f_■^*) is input to the phase lock control means (1) when a failure of the external clock signal (f_■) is detected. A clock synchronization system characterized by comprising a control means (14).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62320129A JPH01164142A (en) | 1987-12-19 | 1987-12-19 | Clock synchronizing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP62320129A JPH01164142A (en) | 1987-12-19 | 1987-12-19 | Clock synchronizing system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01164142A true JPH01164142A (en) | 1989-06-28 |
Family
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|---|---|
| JP (1) | JPH01164142A (en) |
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