JPH01162957A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH01162957A JPH01162957A JP62321011A JP32101187A JPH01162957A JP H01162957 A JPH01162957 A JP H01162957A JP 62321011 A JP62321011 A JP 62321011A JP 32101187 A JP32101187 A JP 32101187A JP H01162957 A JPH01162957 A JP H01162957A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、半導体記憶技術さらには半導体記憶装置にお
けるデータ機密保護方式に適用して特に有効な技術に関
し1例えばICカードもしくはメモリカードに内蔵され
るEEPROM (E l e ctrically
Erasable andProgramma
ble Read OnlyMemo ry)
に利用して有効な技術に関する。
けるデータ機密保護方式に適用して特に有効な技術に関
し1例えばICカードもしくはメモリカードに内蔵され
るEEPROM (E l e ctrically
Erasable andProgramma
ble Read OnlyMemo ry)
に利用して有効な技術に関する。
[従来の技術]
マイクロコンピュータ・チップを内蔵したいわゆるIC
カードにおいては、個人識別コード(ID)等個々のカ
ードに固有なデータを不揮発的につまり、カードが端末
機から離脱された状態でも消滅しないように記憶するた
めEEPROMが設けられる。ところで、銀行用のキャ
ッシュカードのようなICカードにおいては、IDや金
銭情報等の重要なデータがE E P ROMに記憶さ
れる。
カードにおいては、個人識別コード(ID)等個々のカ
ードに固有なデータを不揮発的につまり、カードが端末
機から離脱された状態でも消滅しないように記憶するた
めEEPROMが設けられる。ところで、銀行用のキャ
ッシュカードのようなICカードにおいては、IDや金
銭情報等の重要なデータがE E P ROMに記憶さ
れる。
そこで、従来のICカードでは、上記のような重要なデ
ータを第三者が読み取ることができないように保護する
ため、ソフトウェア等で比較的容易に機密保護を行なえ
るマイクロコンピュータ・チップにEEPROMが内蔵
されることが多かった(「日経エレクトロニクスJ 1
985年10月21号、第135頁〜第137頁)。
ータを第三者が読み取ることができないように保護する
ため、ソフトウェア等で比較的容易に機密保護を行なえ
るマイクロコンピュータ・チップにEEPROMが内蔵
されることが多かった(「日経エレクトロニクスJ 1
985年10月21号、第135頁〜第137頁)。
[発明が解決しようとする問題点]
しかしながら、マイクロコンピュータ・チップに搭載さ
れたE E P ROMは、記憶容量が小さいためIC
カードに使用する場合どうしても容量が不足がちになる
。しかも、内蔵のEEPROMの容量を大きくしようと
すると、必然的にチップサイズが増大することになるが
、半導体チップは、サイズが大きくなるほど曲げ強度が
低下する。そのため、ICカードに内蔵される半導体チ
ップのサイズには自ら制約があった。
れたE E P ROMは、記憶容量が小さいためIC
カードに使用する場合どうしても容量が不足がちになる
。しかも、内蔵のEEPROMの容量を大きくしようと
すると、必然的にチップサイズが増大することになるが
、半導体チップは、サイズが大きくなるほど曲げ強度が
低下する。そのため、ICカードに内蔵される半導体チ
ップのサイズには自ら制約があった。
従って、ICカードに内蔵されるEEPROMの記憶容
量を充分に確保するには、マイクロコンピュータ・チッ
プとE E P ROMチップを別チップとして、それ
らを組合せてカード用システムを構成せざるを得なかっ
た。また、ICカードにはEEPROMのみを内蔵した
いわゆるメモリカードもある。
量を充分に確保するには、マイクロコンピュータ・チッ
プとE E P ROMチップを別チップとして、それ
らを組合せてカード用システムを構成せざるを得なかっ
た。また、ICカードにはEEPROMのみを内蔵した
いわゆるメモリカードもある。
しかし、従来のEEPROM装置は、データ保護機能を
有していないため、ICカートに使用する場合は勿論、
単体で使用する場合に機密保護を図ることが困難である
という問題があった。
有していないため、ICカートに使用する場合は勿論、
単体で使用する場合に機密保護を図ることが困難である
という問題があった。
なお、ICカードに関する発明としては、例えば特願昭
61−146958号がある。
61−146958号がある。
この発明の目的は、内部に記憶されるデータの機密を容
易に保護できるような半導体記憶技術を提供することに
ある。
易に保護できるような半導体記憶技術を提供することに
ある。
この発明の他の目的は、重要なデータを確実に保護でき
るICカードに最適なE E P ROM装置を提供す
ることにある。
るICカードに最適なE E P ROM装置を提供す
ることにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、水明HI書の記述および添附図面から明らか
になるであろう。
ついては、水明HI書の記述および添附図面から明らか
になるであろう。
[問題点を解決するための手段]
本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
を説明すれば、下記のとおりである。
すなわち、メモリチップ内部に外部より入力された暗号
コードを保持するラッチ回路を設けるとともに、データ
入力部にはコード変換手段を、またデータ出力部には上
記変換コードを逆変換するコード逆変換手段を各々設け
、上記ラッチ回路に保持した暗号コードを用いてコード
変換方式を変更させるようにするものである。
コードを保持するラッチ回路を設けるとともに、データ
入力部にはコード変換手段を、またデータ出力部には上
記変換コードを逆変換するコード逆変換手段を各々設け
、上記ラッチ回路に保持した暗号コードを用いてコード
変換方式を変更させるようにするものである。
[作用コ
上記した手段によれば、データの記憶に際して先ず暗号
コードを入力してラッチさせてから記憶したいデータを
入れてやると、そのデータがチップ内で自動的に変換さ
れて記憶されるので、次に暗号コードを使用しないでデ
ータを読み出すと。
コードを入力してラッチさせてから記憶したいデータを
入れてやると、そのデータがチップ内で自動的に変換さ
れて記憶されるので、次に暗号コードを使用しないでデ
ータを読み出すと。
元のデータとは異なる変換データが出力される。
そのため、暗号なしでは正常なデータを得ることはでき
ないようになり、記憶データの保護を図るという上記目
的を達成することができる。
ないようになり、記憶データの保護を図るという上記目
的を達成することができる。
[実施例]
第1図には、本発明をEEPROM装置に適用した場合
の一実施例が示されている。
の一実施例が示されている。
特に制限されないが、図中実線Aで囲まれた各回路ブロ
ックは単結晶シリコン基板のような一個の半導体チップ
上において形成される。
ックは単結晶シリコン基板のような一個の半導体チップ
上において形成される。
同図において、1はMNOS (メタル・ナイトライド
・オキサイド・セミコンダクタ)のような不揮発性記憶
素子と選択用スイッチMO3FETとからなるメモリセ
ルがマトリックス状に配設されてなるメモリアレイであ
る。
・オキサイド・セミコンダクタ)のような不揮発性記憶
素子と選択用スイッチMO3FETとからなるメモリセ
ルがマトリックス状に配設されてなるメモリアレイであ
る。
チップ外部からX系アドレスバッファ2に入力され、内
部信号レベルに変換されたアドレス信号Axは、Xデコ
ード3に供給されてデコードされ。
部信号レベルに変換されたアドレス信号Axは、Xデコ
ード3に供給されてデコードされ。
メモリアレイ1内の一本のワード線Wを選択するワード
駆動信号が形成される。Xデコーダ3は、外部もしくは
チップ内部の昇圧回路(図示省略)から供給される+1
5Vのような書込み電圧Vppに基づいて、データ書込
み時にアドレスAxに対応したワード線上の記憶素子の
ゲート電極に高電圧VPPを印加する。
駆動信号が形成される。Xデコーダ3は、外部もしくは
チップ内部の昇圧回路(図示省略)から供給される+1
5Vのような書込み電圧Vppに基づいて、データ書込
み時にアドレスAxに対応したワード線上の記憶素子の
ゲート電極に高電圧VPPを印加する。
また、チップ外部からY系アドレスバッファ4に入力さ
れ、内部消号レベルに変換されたアドレス信号Ayは、
Yデコーダ5に供給されてデコードされ、メモリアレイ
1内のデータ線り上のカラムスイッチをオンさせるY系
選択信号が形成される。上記カラムスイッチを有するY
系選択回路6は、Y系アドレス信号Ayに応じて、デー
タ読出し時には8本のデータ線をセンスアンプ7に接続
して、同時に8ビツトの信号を増幅させる。また、Y系
選択回路6は、データ消去時にアドレス信号Anyに基
づいて対応するメモリセルが形成されているウェル領域
に書込み電圧を印加させる消去回路を有している(この
とき選択メモリセルの記憶素子のゲート電極にはOvが
印加される)。
れ、内部消号レベルに変換されたアドレス信号Ayは、
Yデコーダ5に供給されてデコードされ、メモリアレイ
1内のデータ線り上のカラムスイッチをオンさせるY系
選択信号が形成される。上記カラムスイッチを有するY
系選択回路6は、Y系アドレス信号Ayに応じて、デー
タ読出し時には8本のデータ線をセンスアンプ7に接続
して、同時に8ビツトの信号を増幅させる。また、Y系
選択回路6は、データ消去時にアドレス信号Anyに基
づいて対応するメモリセルが形成されているウェル領域
に書込み電圧を印加させる消去回路を有している(この
とき選択メモリセルの記憶素子のゲート電極にはOvが
印加される)。
この実施例では、データ人力バッファ8と上記Y系選択
回路6との間にコード変換回路10が設けられていると
ともに、Y系選択回路6とデータ出力バッファ9との間
には変換されたデータを元のデータにもどすための逆変
換回路11が設けられている。そして、上記コード変換
回路10および逆変換回路11は、暗号ラッチ回路12
にラッチされた暗号コードに応じて各々異なる変換方式
に従ってコード変換を行なうように構成されている。
回路6との間にコード変換回路10が設けられていると
ともに、Y系選択回路6とデータ出力バッファ9との間
には変換されたデータを元のデータにもどすための逆変
換回路11が設けられている。そして、上記コード変換
回路10および逆変換回路11は、暗号ラッチ回路12
にラッチされた暗号コードに応じて各々異なる変換方式
に従ってコード変換を行なうように構成されている。
上記暗号ラッチ回路12は、外部から供給される専用の
制御信号もしくはチップイネーブル信号CEやライトイ
ネーブル信号WE、アウトイネーブル信号σ下のような
既存の制御信号に基づいてアドレスバッファ2,4やデ
コーダ3.5等に対する内部制御信号を形成する制御回
路13から出力される制御信号aによって制御され、外
部からデータ人力バッファ8に入力されているデータを
ラッチできるように構成されている。
制御信号もしくはチップイネーブル信号CEやライトイ
ネーブル信号WE、アウトイネーブル信号σ下のような
既存の制御信号に基づいてアドレスバッファ2,4やデ
コーダ3.5等に対する内部制御信号を形成する制御回
路13から出力される制御信号aによって制御され、外
部からデータ人力バッファ8に入力されているデータを
ラッチできるように構成されている。
すなわち、上記実施例のEEPROMでは、外部から適
当なタイミングで制御信号で下、WE。
当なタイミングで制御信号で下、WE。
5百を与えてデータ書込みモードを指示してやるととも
に、データ人力バッファ8に暗号コードを入れてやる。
に、データ人力バッファ8に暗号コードを入れてやる。
すると、データ人力バッファ8に入力されているデータ
が暗号ラッチ回路12に取り込まれて保持される。そこ
で、次に書込みたい本来のデータをデータ人力バッファ
8に入れてやると、入力された8ビツトのデータは、コ
ード変換回路10に供給され、ここで暗号ラッチ回路1
2に保持されている暗号コードに従ったコード変換がな
され、変換後のコード(0と1のパターン)がY系選択
回路6を介してメモリアレイ1に供給され、そのときア
ドレスバッファ2,4に入力されているアドレス信号に
対応した位置に書き込まれる。
が暗号ラッチ回路12に取り込まれて保持される。そこ
で、次に書込みたい本来のデータをデータ人力バッファ
8に入れてやると、入力された8ビツトのデータは、コ
ード変換回路10に供給され、ここで暗号ラッチ回路1
2に保持されている暗号コードに従ったコード変換がな
され、変換後のコード(0と1のパターン)がY系選択
回路6を介してメモリアレイ1に供給され、そのときア
ドレスバッファ2,4に入力されているアドレス信号に
対応した位置に書き込まれる。
一方、データ読出し時には外部から適当なタイミングで
制御信号CE、WE、OEを与えてデータ読出しモード
を指示してやるとともに、データ人力バッファ8に暗号
コードを入れてやる。すると、データ入力バッファ8に
入力されているデータが暗号ラッチ回路12に取り込ま
れて保持される。続いて、センスアンプ7が駆動されて
、そのときアドレスデコーダ3,5によって選択された
メモリセルから読み出された8ビツトの信号が増幅され
、逆変換回路11に供給される。逆変換回路11は、暗
号ラッチ回路12にラッチされている暗号コードに応じ
て読出しデータに対し逆変換を行なって出力バッファ9
より外部へ出力する。
制御信号CE、WE、OEを与えてデータ読出しモード
を指示してやるとともに、データ人力バッファ8に暗号
コードを入れてやる。すると、データ入力バッファ8に
入力されているデータが暗号ラッチ回路12に取り込ま
れて保持される。続いて、センスアンプ7が駆動されて
、そのときアドレスデコーダ3,5によって選択された
メモリセルから読み出された8ビツトの信号が増幅され
、逆変換回路11に供給される。逆変換回路11は、暗
号ラッチ回路12にラッチされている暗号コードに応じ
て読出しデータに対し逆変換を行なって出力バッファ9
より外部へ出力する。
つまり、データの読み出しに際して暗号ラッチ回路12
に、データ書込みの際に使用した暗号コードと同じコー
ドがラッチされていると、同一アドレス信号により書込
み時に入力したデータと同じデータが出力バッファ9よ
り出力される。しかして、データ書込み時とデータ読出
し時に入力した暗号コードが違っていると、コード変換
回路10と11における変換方式が相補関係にならない
。
に、データ書込みの際に使用した暗号コードと同じコー
ドがラッチされていると、同一アドレス信号により書込
み時に入力したデータと同じデータが出力バッファ9よ
り出力される。しかして、データ書込み時とデータ読出
し時に入力した暗号コードが違っていると、コード変換
回路10と11における変換方式が相補関係にならない
。
そのため、暗号コードを知らないと正しいデータをEE
PROMから読み出すことができないことになる。
PROMから読み出すことができないことになる。
第2図には、上記実施例のEEPROMにおけるコード
変換回路10および逆変換回路11と暗号ラッチ回路1
2の具体例が示されている。
変換回路10および逆変換回路11と暗号ラッチ回路1
2の具体例が示されている。
なお、第2図の回路は特に制限されないが、例えば8ビ
ット単位の入出力データの各ビットごとに設けられる。
ット単位の入出力データの各ビットごとに設けられる。
データ人力バッファ8に接続された暗号ラッチ回路12
uは、MoSトランジスタからなるクロックドインバー
タINVIと、このインバータエNVIの出力を入力信
号とする第2のクロックドインバータINV2と、上記
インバータINVIとINV2の各出力をそれぞれ入力
信号としかつ互いに出力端子と入力端子が交差結合され
たインバータINV3.INV4とにより構成されてい
る。
uは、MoSトランジスタからなるクロックドインバー
タINVIと、このインバータエNVIの出力を入力信
号とする第2のクロックドインバータINV2と、上記
インバータINVIとINV2の各出力をそれぞれ入力
信号としかつ互いに出力端子と入力端子が交差結合され
たインバータINV3.INV4とにより構成されてい
る。
上記クロックドインバータINVIは、前記制御回路1
3より供給される制御信号a、τによって動作され、信
号aがロウレベルのときに、データ人力バッファ8uか
ら出力されるデータ信号を取り込む。そして、信号aが
ハイレベルに変化されると、その時のラッチデータをず
っと保持する。
3より供給される制御信号a、τによって動作され、信
号aがロウレベルのときに、データ人力バッファ8uか
ら出力されるデータ信号を取り込む。そして、信号aが
ハイレベルに変化されると、その時のラッチデータをず
っと保持する。
データ人力バッファ8uに接続されたコード変換回路1
0uは、2つのトランスミッションゲートTGII、T
G12と1つのインバータINV10とからなり、この
うちトランスミッションゲートTGIIは上記暗号ラッ
チ回路12uの出力信号によってオン・オフ制御され、
データ人力バッファ8uの出力信号を次段のY系選択回
路6へ送る。一方、トランスミッションゲートTG12
も同じく暗号ラッチ回路12uの出力信号によってオン
・オフ制御され、データ人力バッファ8uの出力信号を
インバータINVIOで反転した信号をY系選択回路6
へ送る。ただし、トランスミッションゲートTG11と
TG12を構成する一対のCMOSトランジスタの各ゲ
ート端子への信号の印加は逆にされており、互いに相補
的にオン・オフされる。つまり、暗号ラッチ回路12u
にラッチされた暗号コードのビットに応じて、そのビッ
トが1′0”のときは入力データ信号がそのまま。
0uは、2つのトランスミッションゲートTGII、T
G12と1つのインバータINV10とからなり、この
うちトランスミッションゲートTGIIは上記暗号ラッ
チ回路12uの出力信号によってオン・オフ制御され、
データ人力バッファ8uの出力信号を次段のY系選択回
路6へ送る。一方、トランスミッションゲートTG12
も同じく暗号ラッチ回路12uの出力信号によってオン
・オフ制御され、データ人力バッファ8uの出力信号を
インバータINVIOで反転した信号をY系選択回路6
へ送る。ただし、トランスミッションゲートTG11と
TG12を構成する一対のCMOSトランジスタの各ゲ
ート端子への信号の印加は逆にされており、互いに相補
的にオン・オフされる。つまり、暗号ラッチ回路12u
にラッチされた暗号コードのビットに応じて、そのビッ
トが1′0”のときは入力データ信号がそのまま。
またラッチされたビットが“1″゛のときは入力データ
の反転信号がY系選択回路6へ供給される。
の反転信号がY系選択回路6へ供給される。
従って、例えば8個のデータ入力バッファ8uのそれぞ
れに対応して設けられた暗号ラッチ回路12uにラッチ
させる暗号コードを、ユーザごとに変えることにより、
(2”−1)すなわち255通りの変換を行なわせるこ
とができる。
れに対応して設けられた暗号ラッチ回路12uにラッチ
させる暗号コードを、ユーザごとに変えることにより、
(2”−1)すなわち255通りの変換を行なわせるこ
とができる。
また、データ出力バッファ9uに接続された逆変換回路
11uは、暗号ラッチ回路12uの出力信号すなわち保
持データによって相補的にオン・オフ制御される一対の
トランスミッションゲートTG21.TG22と、セン
スアンプ7からの読出しデータを反転するインバータl
NV2Oとにより構成されている。そして、ラッチ回路
12uにラッチされた暗号コードのビットが“0”のと
きは読出しデータをそのまま、またラッチされたビット
が1″のときは読出しデータをインバータlNV2Oで
反転した信号を、データ出力バッファ9uへそれぞれ供
給して、外部へ出力する。
11uは、暗号ラッチ回路12uの出力信号すなわち保
持データによって相補的にオン・オフ制御される一対の
トランスミッションゲートTG21.TG22と、セン
スアンプ7からの読出しデータを反転するインバータl
NV2Oとにより構成されている。そして、ラッチ回路
12uにラッチされた暗号コードのビットが“0”のと
きは読出しデータをそのまま、またラッチされたビット
が1″のときは読出しデータをインバータlNV2Oで
反転した信号を、データ出力バッファ9uへそれぞれ供
給して、外部へ出力する。
その結果、データ書込み時に暗号ラッチ回路12にラッ
チされた暗号コードと同じコードが読出し時にもラッチ
されていると、書込みデータと同一のデータが出力され
、コードが異なると出力されるデータも異なるようにな
り、これによって書込みデータの機密が保護される。
チされた暗号コードと同じコードが読出し時にもラッチ
されていると、書込みデータと同一のデータが出力され
、コードが異なると出力されるデータも異なるようにな
り、これによって書込みデータの機密が保護される。
なお、上記実施例では、コード変換回路10uと逆変換
回路11uとがそれぞれ一対のトランスミッションゲー
トと1つのインバータとにより構成されているが、変換
回路の形式はそれに限定されるものでなく1例えばルー
プ型のシフトレジスタを設けてデータをビット方向にシ
フトさせることで変換を行ない、暗号コードに応じてシ
フト量を変えるようにしたり、論理ゲートの組合せや演
算器あるいはPLA等によりコード変換回路を構成する
ようにしてもよい。ただし、実施例のような伝送ゲート
を使用してコード変換回路を構成すると1回路構成が簡
単となり、信号の遅れも少ないという利点がある。
回路11uとがそれぞれ一対のトランスミッションゲー
トと1つのインバータとにより構成されているが、変換
回路の形式はそれに限定されるものでなく1例えばルー
プ型のシフトレジスタを設けてデータをビット方向にシ
フトさせることで変換を行ない、暗号コードに応じてシ
フト量を変えるようにしたり、論理ゲートの組合せや演
算器あるいはPLA等によりコード変換回路を構成する
ようにしてもよい。ただし、実施例のような伝送ゲート
を使用してコード変換回路を構成すると1回路構成が簡
単となり、信号の遅れも少ないという利点がある。
さらに、上記実施例では書込みデータの入出力部にコー
ド変換回路を設けたものについて説明したが、アドレス
入力部にコード変換回路(逆変換回路は不要)を設け、
暗号コードに応じてアドレス信号を変換するようにして
もよい。
ド変換回路を設けたものについて説明したが、アドレス
入力部にコード変換回路(逆変換回路は不要)を設け、
暗号コードに応じてアドレス信号を変換するようにして
もよい。
このようにすると、メモリアレイ内に書込まれるデータ
は入力したデータと同一であるが、同一の外部アドレス
によって発生される内部アドレスが相違することになる
。そのため、書込み時と異なる暗号を使用して読出しを
行なうと、所望のアドレス位置のデータとは別のアドレ
ス位置のデータが読み出され、データの機密が保護され
る。
は入力したデータと同一であるが、同一の外部アドレス
によって発生される内部アドレスが相違することになる
。そのため、書込み時と異なる暗号を使用して読出しを
行なうと、所望のアドレス位置のデータとは別のアドレ
ス位置のデータが読み出され、データの機密が保護され
る。
また、上記実施例では、暗号コードをデータ入力端子か
ら入力させるようにしているが、専用の入力端子を設け
たり、アドレス信号の入力端子から入力させることも可
能である。
ら入力させるようにしているが、専用の入力端子を設け
たり、アドレス信号の入力端子から入力させることも可
能である。
以上説明したように上記実施例は、メモリチップ内部に
、外部より入力された暗号コードを保持するラッチ回路
を設けるとともに、データ入力部にはコード変換手段を
、またデータ出力部には上記変換コードを逆変換する逆
変換手段を各々設け、上記ラッチ回路に保持した暗号コ
ードを用いてコード変換方式を変更させるようにしたの
で、データの記憶に際して先ず暗号コードを入力してラ
ッチさせてから記憶したいデータを入れてやると、その
データが変換されて記憶されるので、次に暗号コードを
使用しないでデータを読み出すと、元のデータとは異な
る変換データが出力されるという作用により、暗号なし
では正常なデータを得ることはできないようになり、記
憶データの機密を保護することができるという効果があ
る。
、外部より入力された暗号コードを保持するラッチ回路
を設けるとともに、データ入力部にはコード変換手段を
、またデータ出力部には上記変換コードを逆変換する逆
変換手段を各々設け、上記ラッチ回路に保持した暗号コ
ードを用いてコード変換方式を変更させるようにしたの
で、データの記憶に際して先ず暗号コードを入力してラ
ッチさせてから記憶したいデータを入れてやると、その
データが変換されて記憶されるので、次に暗号コードを
使用しないでデータを読み出すと、元のデータとは異な
る変換データが出力されるという作用により、暗号なし
では正常なデータを得ることはできないようになり、記
憶データの機密を保護することができるという効果があ
る。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない0例えば上記実施例では入
力される信号の全ビットに対してコード変換回路が設け
られていると説明したが、複数ビットからなる入力信号
(データ信号およびアドレス信号)の一部についてのみ
コード変換回路を設けることも可能である。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない0例えば上記実施例では入
力される信号の全ビットに対してコード変換回路が設け
られていると説明したが、複数ビットからなる入力信号
(データ信号およびアドレス信号)の一部についてのみ
コード変換回路を設けることも可能である。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるEEPROM装置に
適用したものについて説明したが。
をその背景となった利用分野であるEEPROM装置に
適用したものについて説明したが。
この発明はそれに限定されるものでなく、EPROM装
置や電池によってバックアップされたRAM等不揮発的
にデータを記憶する半導体メモリさらにはそれらを内蔵
するLSI一般に利用することができる。
置や電池によってバックアップされたRAM等不揮発的
にデータを記憶する半導体メモリさらにはそれらを内蔵
するLSI一般に利用することができる。
[発明の効果コ
水頭において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。
て得られる効果を簡単に説明すれば下記のとおりである
。
すなわち、読出しおよび書込み可能な半導体メモリにお
いて、記憶したデータの機密を容易に保護することがで
き、これによってデータの機密保護が必要なICカード
にメモリ単体で搭載してもデータの機密を保護すること
ができるようになる。
いて、記憶したデータの機密を容易に保護することがで
き、これによってデータの機密保護が必要なICカード
にメモリ単体で搭載してもデータの機密を保護すること
ができるようになる。
第1図は、本発明をEEPROM装置に適用した場合の
一実施例を示すブロック図。 第2図は第1図の実施例におけるコード変換回路と暗号
ラッチ回路の一例を示す回路図である。 1・・・・メモリアレイ、10・・・・コード変換回路
、11・・・・逆変換回路、12・・・・暗号ラッチ回
路、TGII〜TG22・・・・伝送ゲート(トランス
ミッションゲート)。
一実施例を示すブロック図。 第2図は第1図の実施例におけるコード変換回路と暗号
ラッチ回路の一例を示す回路図である。 1・・・・メモリアレイ、10・・・・コード変換回路
、11・・・・逆変換回路、12・・・・暗号ラッチ回
路、TGII〜TG22・・・・伝送ゲート(トランス
ミッションゲート)。
Claims (1)
- 【特許請求の範囲】 1、読出しおよび書込みが可能な半導体記憶装置であっ
て、外部から供給される暗号コードをラッチするラッチ
手段と、入力された信号を上記ラッチ手段にラッチされ
た暗号コードに応じてコード変換する変換手段とを備え
てなることを特徴とする半導体記憶装置。 2、上記変換手段によりコード変換される信号はアドレ
ス信号であることを特徴とする特許請求の範囲第1項記
載の半導体記憶装置。 3、上記変換手段によりコード変換される信号はデータ
信号であって、メモリアレイから読み出されたデータに
対し上記変換手段とは逆のコード変換を行なう逆変換手
段が設けられていることを特徴とする特許請求の範囲第
1項記載の半導体記憶装置。 4、上記変換手段および逆変換手段は、互いに相補的に
オン・オフ制御される一対の伝送ゲートと、これらの伝
送ゲートの一方を通過する信号を反転する論理ゲートと
により構成されいることを特徴とする特許請求の範囲第
1項、第2項もしくは第3項記載の半導体記憶装置。 5、上記暗号コードは、データ信号またはアドレス信号
の入力端子と共通の端子から時分割方式で入力されるよ
うに構成されてなることを特徴とする特許請求の範囲第
1項、第2項、第3項もしくは第4項記載の半導体記憶
装置。 6、上記メモリアレイは、不揮発性メモリ素子で構成さ
れていることを特徴とする特許請求の範囲第1項、第2
項、第3項、第4項もしくは第5項記載の半導体記憶装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62321011A JPH01162957A (ja) | 1987-12-18 | 1987-12-18 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62321011A JPH01162957A (ja) | 1987-12-18 | 1987-12-18 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01162957A true JPH01162957A (ja) | 1989-06-27 |
Family
ID=18127793
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62321011A Pending JPH01162957A (ja) | 1987-12-18 | 1987-12-18 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01162957A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001209580A (ja) * | 2000-01-25 | 2001-08-03 | Sony Corp | データ記憶素子製造方法およびデータ記憶素子、並びにデータ処理装置 |
WO2011064883A1 (ja) * | 2009-11-27 | 2011-06-03 | 株式会社東芝 | メモリチップ |
JP2012038385A (ja) * | 2010-08-06 | 2012-02-23 | Renesas Electronics Corp | データ処理装置 |
-
1987
- 1987-12-18 JP JP62321011A patent/JPH01162957A/ja active Pending
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001209580A (ja) * | 2000-01-25 | 2001-08-03 | Sony Corp | データ記憶素子製造方法およびデータ記憶素子、並びにデータ処理装置 |
JP4686805B2 (ja) * | 2000-01-25 | 2011-05-25 | ソニー株式会社 | データ記憶素子製造方法およびデータ記憶素子、並びにデータ処理装置 |
WO2011064883A1 (ja) * | 2009-11-27 | 2011-06-03 | 株式会社東芝 | メモリチップ |
US8473810B2 (en) | 2009-11-27 | 2013-06-25 | Kabushiki Kaisha Toshiba | Memory chip having a security function and for which reading and writing of data is controlled by an authenticated controller |
US8788907B2 (en) | 2009-11-27 | 2014-07-22 | Kabushiki Kaisha Toshiba | Memory chip for converting data received from controller controlling reading and writing of data |
US9053062B2 (en) | 2009-11-27 | 2015-06-09 | Kabushiki Kaisha Toshiba | Memory chip for converting data received from controller controlling reading and writing of data |
US9355045B2 (en) | 2009-11-27 | 2016-05-31 | Kabushiki Kaisha Toshiba | Memory device for converting data received from controller controlling reading and writing of data |
JP2012038385A (ja) * | 2010-08-06 | 2012-02-23 | Renesas Electronics Corp | データ処理装置 |
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