JPH01158891A - Space division switch - Google Patents
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Landscapes
- Electronic Switches (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、空間分割スイッチに関するものであり、更に
詳しくは、ディジタルデータを高速度で交換することが
出来、しかも大容量向けに拡張してもその高速性を失わ
ないで済むような構成をもつ空間分割スイッチに関する
ものである。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to a space division switch, and more specifically, a space division switch that is capable of exchanging digital data at high speed and that can be expanded for large capacity. The present invention relates to a space division switch having a configuration that does not require loss of high speed performance.
第５図は従来の空間分割スイッチを示す構成図である。 FIG. 5 is a block diagram showing a conventional space division switch.
同図において、１は入力データハイウェイ、２は出力デ
ータハイウェイ、３はクロスポイントマトリックス、４
は入力ラッチ回路、５は出力ラッチ回路、である。In the figure, 1 is an input data highway, 2 is an output data highway, 3 is a cross-point matrix, and 4 is a cross-point matrix.
5 is an input latch circuit, and 5 is an output latch circuit.
クロスポイントマトリックス３は、複数本の入力データ
ハイウェイ１の中の任意の一つからのデータを入力ラッ
チ回路４を介して取り込み、複数本の出力データハイウ
ェイ２の中の任意の一つまたは複数個へ、出力ラッチ回
路５を介して交換接続する。入力ラッチ回路４と出力ラ
ッチ回路５はデータ転送の同期をとるための回路である
。The cross-point matrix 3 takes in data from any one of the plurality of input data highways 1 via the input latch circuit 4, and receives data from any one or more of the plurality of output data highways 2. is exchange-connected to the output latch circuit 5 through the output latch circuit 5. The input latch circuit 4 and the output latch circuit 5 are circuits for synchronizing data transfer.
第６図は、第５図に示す空間分割スイッチをマトリック
ス状に配列して相互接続することにより構成した大容量
のスイッチを示す構成図である。FIG. 6 is a block diagram showing a large capacity switch constructed by arranging and interconnecting the space division switches shown in FIG. 5 in a matrix.
同図において、ＳＬｌ〜Ｓ１４は、それぞれ、第５図に
示す空間分割スイッチを１チツプ化したチップである。In the same figure, SL1 to S14 are chips each of which is a single chip of the space division switch shown in FIG.
つまり第６図は、１６チツプを用いて第５図に示すスイ
ッチの４倍の規模に拡大されたスイッチ構成を示してい
る。That is, FIG. 6 shows a switch configuration that is expanded to four times the scale of the switch shown in FIG. 5 using 16 chips.
行方向に配列された各チップ（例えばＳｌｌ−５１４）
には入力ハイウェイが並列に接続され、列方向に配列さ
れた各チップ（例えば３１１〜５４１）からの出力ハイ
ウェイはそれぞれワイヤードＯＲ接続されている。Each chip arranged in the row direction (e.g. Sll-514)
Input highways are connected in parallel to each other, and output highways from each chip (for example, 311 to 541) arranged in the column direction are wired OR connected.
第６図において入力データハイウェイ（Ａ）上のデータ
（この場合８ハイウエイ存在しているが例えばそのうち
１つのハイウェイａＯ）は、出力ハイウェイ（Ｗ）、（
Ｘ）、（Ｙ）、（Ｚ）のいずれにも交換接続することが
できる。In FIG. 6, the data on the input data highway (A) (in this case there are 8 highways, for example, one highway aO) is the output highway (W), (
Exchange connections can be made to any of X), (Y), and (Z).
ここで１つの入力データハイウェイａ０ならａ。Here, if one input data highway is a0, then a.
に着目すると、これはスイッチ４個（３１１，Ｓ１２、
Ｓ１３． ５１４）に対し、ファンアウトを有している
（換言すると、ハイウェイａ。が駆動可能な次段回路の
数としてのファンアウトが４であると云える）。また出
力側ハイウェイも８本なら８本の出力ハイウェイがそれ
ぞれワイヤードＯＲ論理を用いて接続されてスイッチ回
路の拡大が図られている。そして例えば出力ハイウェイ
（Ｗ）′ には入力ハイウェイ（Ａ）、 （Ｂ）、
（Ｃ）、 （Ｄ）のいずれからも交換接続でき、同
様にして１６チツプをｌＬＳＩとするＬＳＩスイッチを
８×８構成として用いたならば、３２Ｘ３２の空間分割
スイッチを実現でき、このようにしてスイッチ容量の拡
大を図ることができる。If we focus on
S13. 514), it has a fanout (in other words, it can be said that the fanout as the number of next-stage circuits that can be driven by Highway a is 4). Furthermore, if there are eight output highways, the eight output highways are connected using wired OR logic to expand the switch circuit. For example, the output highway (W)' has input highways (A), (B),
If an LSI switch that can be exchanged and connected from either (C) or (D) and has 16 chips as an LSI is used in an 8x8 configuration, a 32x32 space division switch can be realized. Switch capacity can be expanded.
以上述べたように、従来の空間分割スイッチは、原理的
には上述のようなマトリックス配列とスイッチ間の相互
接続を行うことにより、スイッチ容量の拡大が図れるよ
うに見えるが、実際には、データが高速になると、入力
ハイウェイのファンアウトの数が制限されること、出力
ハイウェイのワイヤード０負接続の数も制限されること
等の理由により、スイッチ容量の大容量化を図ることは
困難になってくる（制限を無視して大容量化を図れば、
波形がくずれたり、位相がずれたり等の不都合が起きる
）。As mentioned above, conventional space division switches seem to be able to increase switch capacity in principle by interconnecting the matrix array and switches as described above, but in reality, the switch capacity cannot be increased. As speeds increase, it becomes difficult to increase the switch capacity because the number of input highway fanouts is limited, the number of wired 0 negative connections on the output highway is also limited, etc. (If you ignore the limit and try to increase the capacity,
This may cause problems such as waveform distortion or phase shift).
本発明の目的は、かかる従来技術における問題点を解決
し、高速データが入力される場合においても、スイッチ
容量の大容量化を図ることが容易に可能であるような空
間分割スイッチを提供することにある。An object of the present invention is to provide a space division switch that solves the problems in the prior art and allows easy increase in switch capacity even when high-speed data is input. It is in.
上記目的達成のため、本発明では、複数の入力データハ
イウェイを同期をとるための入力ラッチ回路を介して収
容し、複数の出力データハイウェイ上へ、同期をとるた
めの出力ラッチ回路を介して交換接続するクロスポイン
トマトリックス回路から成る空間分割スイッチにおいて
、前記入力ラッチ回路の出力を分岐して外部に導くため
のスルーアウト端子と、前記クロスポイントマトリック
ス回路からの交換接続用の出力データと外部から別に入
力される外部データとの何れか一方を選択して前記出力
ラッチ回路へ入力する選択回路と、を具備した。To achieve the above object, the present invention accommodates a plurality of input data highways via an input latch circuit for synchronization, and exchanges them onto a plurality of output data highways via an output latch circuit for synchronization. In a space division switch consisting of connected cross-point matrix circuits, a through-out terminal is provided for branching the output of the input latch circuit and leading it to the outside, and a through-out terminal is provided to separate the output data from the cross-point matrix circuit for exchange connection from the outside. and a selection circuit that selects one of the input external data and inputs it to the output latch circuit.
入力ラッチ回路の出力を分岐して外部に導くためのスル
ーアウト端子と、クロスポイントマトリックス回路から
の交換接続用の出力データと外部から別に入力される外
部データとの何れか一方を選択して出力ラッチ回路へ入
力する選択回路と、を具備して成る前記空間分割スイッ
チを行方向と列方向にそれぞれ配置してマトリックスを
構成し、行方向においては、初段の空間分割スイッチに
おけるスルーアウト端子の出力を次段の空間分割スイッ
チにおける入力ラッチ回路に入力し、以下同様に、前段
の空間分割スイッチにおけるスルーアウト端子の出力を
その次の段の空間分割スイッチにおける入力ラッチ回路
に入力してゆき、列方向においては、初段の空間分割ス
イッチにおける出力ラッチ回路からの出力を次段の空間
分割スイッチにおける選択回路に入力し、以下同様に、
前段の空間分割スイッチにおける出力ラッチ回路からの
出力をその次の段の空間分割スイッチにおける選択回路
に入力してゆく。A through-out terminal for branching the output of the input latch circuit and leading it to the outside, and selecting and outputting either the output data for exchange connection from the cross-point matrix circuit or the external data input separately from the outside. A selection circuit for inputting input to a latch circuit, and the space division switches are arranged in row and column directions to form a matrix, and in the row direction, the output of the through-out terminal of the first stage space division switch is is input into the input latch circuit of the space division switch in the next stage, and similarly, the output of the through-out terminal in the space division switch in the previous stage is inputted into the input latch circuit in the space division switch in the next stage. In the direction, the output from the output latch circuit in the first stage space division switch is input to the selection circuit in the next stage space division switch, and in the same manner,
The output from the output latch circuit in the previous stage space division switch is input to the selection circuit in the next stage space division switch.
このようにして、マトリックス状に配置した前記空間分
割スイッチを相互接続することにより、高速データの交
換接続を不都合を発生することなしに実行できる大容量
のスイッチ回路を実現することができる。In this way, by interconnecting the space division switches arranged in a matrix, it is possible to realize a large-capacity switch circuit that can perform high-speed data exchange connections without causing any inconvenience.
換言すると、本発明では、マトリックス状に配置した空
間分割スイッチに対して入力ハイウェイを接続する場合
、入力ハイウェイを行方向のスイッチに対してはカスケ
ードに接続することによりファンアウトを常に１とし、
列方向のスイッチに対しては、出力のＯＲ論理接続をカ
スケードに順次接続するようにすることを可能にする構
成をスイッチの中に備えていること、またスイッチ内、
スイッチ間の１つ１つのデータ転送をラッチとラッチの
間でパイプラインデータ転送方式により実行可能にして
いることを特徴とする。従来技術とは、入力ハイウェイ
から見たファンイン、ファンアウトの数が常に１であり
、スイッチを多段接続してどんな大きな規模に拡大して
も、データの転送をパイプライン方式で行なえ、転送後
に位相のずれを生じない超高速大規模なスイッチ構成が
可能である点で相違する。In other words, in the present invention, when connecting input highways to space division switches arranged in a matrix, the input highways are connected in cascade to the switches in the row direction so that the fanout is always 1,
For column-oriented switches, the switch must have an arrangement within the switch that allows the OR logic connections of the outputs to be connected sequentially in a cascade;
It is characterized in that each data transfer between switches can be executed between latches using a pipeline data transfer method. With conventional technology, the number of fan-in and fan-out as seen from the input highway is always 1, and no matter how large the scale is expanded by connecting switches in multiple stages, data transfer can be performed in a pipeline method, and after the transfer, The difference is that an ultra-high-speed, large-scale switch configuration that does not cause phase shifts is possible.
次に図を参照して本発明の詳細な説明する。 The present invention will now be described in detail with reference to the drawings.
第１図は本発明の一実施例としての空間分割スイッチを
示す構成図である。FIG. 1 is a block diagram showing a space division switch as an embodiment of the present invention.
同図において、Ｓは本発明の一実施例としての空間分割
スイッチ、１は入力ハイウェイ（入力データハイウェイ
とも云う）、２ば出力ハイウェイ（出力データハイウェ
イとも云う）、３はクロスポイントマトリックス、４は
入力データラッチ回路、５は出力データラッチ回路、６
はスルーアウト端子、７はＯＲ入力端子、８はＯＲ回路
（なお、８は以下、ＯＲ回路として動作説明するが、実
際には、２人力のうちの何れか一方を選択して出力する
選択回路であって良い）、である。In the figure, S is a space division switch as an embodiment of the present invention, 1 is an input highway (also called an input data highway), 2 is an output highway (also called an output data highway), 3 is a cross point matrix, and 4 is a cross point matrix. Input data latch circuit, 5 is output data latch circuit, 6
is a through-out terminal, 7 is an OR input terminal, and 8 is an OR circuit (the operation of 8 will be explained as an OR circuit below, but in reality, it is a selection circuit that selects and outputs one of the two inputs) ).
本発明による空間分割スイッチＳは、入力データラッチ
回路４の出力を分岐して、入力データをそのまま出力す
るスルーアウト端子６を設けている点、出力データラッ
チ回路５の入力側にＯＲ回路８を設けると共に、外部デ
ータを取り込むためのＯＲ入力端子７を設けている点、
で従来の空間分割スイッチとは相違している。The space division switch S according to the present invention has a through-out terminal 6 that branches the output of the input data latch circuit 4 and outputs the input data as it is, and an OR circuit 8 on the input side of the output data latch circuit 5. In addition to providing an OR input terminal 7 for importing external data,
This is different from conventional space division switches.
第１Ａ図は本発明に係る空間分割スイッチＳの用途例（
接続例）を示す説明図である。FIG. 1A shows an example of the use of the space division switch S according to the present invention (
FIG. 3 is an explanatory diagram showing a connection example.
即ち、初段のスイッチＳ１の入力ハイウェイｌをスルー
アウト端子６から取り出して次段のスイッチＳ２の入力
ハイウェイ１として接続し、次段のスイッチＳ２のスル
ーアウト端子６から取り出したハイウェイを初段のスイ
ッチＳ１の入力ハイウェイ１として接続し、各スイッチ
３１．３２の出力データハイウェイ２に端末ＤＴを接続
することによりＬＡＮ （ローカル・エリア・ネットワ
ーク、高速ループ型データ転送路）を構成することがで
きる。That is, the input highway 1 of the first-stage switch S1 is taken out from the through-out terminal 6 and connected as the input highway 1 of the next-stage switch S2, and the highway taken out from the through-out terminal 6 of the next-stage switch S2 is connected as the input highway 1 of the first-stage switch S1. A LAN (local area network, high-speed loop data transfer path) can be configured by connecting the terminal DT as the input highway 1 of each switch 31, 32 and connecting the terminal DT to the output data highway 2 of each switch 31, 32.
空間分割スイッチＳの数を増すことにより、大規模なＬ
ＡＮを容易に構成することができる。しかもループにお
いて設ける空間分割スイッチＳの数にかかわりなく、入
力ハイウェイから見たファンアウトの数を１とするポイ
ント・ツー・ポイントの接続を実現している。この場合
は、各空間分割スイッチにおけるＯＲ入力端子７は遊び
になっている。By increasing the number of space division switches S, large-scale L
AN can be easily configured. Moreover, regardless of the number of space division switches S provided in the loop, a point-to-point connection with a fan-out number of 1 as seen from the input highway is realized. In this case, the OR input terminal 7 in each space division switch is idle.
第１Ｂ図は本発明に係る空間分割スイッチＳの他の用途
例（接続例）を示す説明図である。FIG. 1B is an explanatory diagram showing another application example (connection example) of the space division switch S according to the present invention.
この場合は、複数の異なる情報を扱うループから構成さ
れたＬＡＮの構成を示している。即ち、第１のループ（
例えば８本のハイウェイから成るループ）Ｌｌを初段の
スイッチＳ１の入力ハイウェイ１として接続し、初段の
スイッチＳ１の出力ハイウェイ２に端末Ａを接続する。In this case, a LAN configuration is shown that is made up of loops that handle a plurality of different pieces of information. That is, the first loop (
For example, a loop (loop consisting of eight highways) Ll is connected as the input highway 1 of the first stage switch S1, and the terminal A is connected to the output highway 2 of the first stage switch S1.
また第２のループ（例えば８本のハイウェイから成るル
ープ）Ｌ２を次段のスイッチＳ２の入力ハイウェイ１と
して接続し、次段のスイッチＳ２の出力ハイウェイ２を
初段のスイッチＳｌのＯＲ入力端子７に接続する。In addition, the second loop (for example, a loop consisting of eight highways) L2 is connected as the input highway 1 of the next stage switch S2, and the output highway 2 of the next stage switch S2 is connected to the OR input terminal 7 of the first stage switch Sl. Connecting.
その結果、端末Ａは、第１のループ（８本のハイウェイ
）ＬＬと第２のループ（８本のハイウニイ）Ｌ２から成
る１６本のハイウェイ上の任意の情報を選択して受信す
ることができる。この場合スイッチの規模は８×８であ
る。As a result, terminal A can select and receive any information on the 16 highways consisting of the first loop (8 highways) LL and the second loop (8 highways) L2. . In this case, the size of the switch is 8×8.
第２図は、第１図に示した本発明にかかる空間スイッチ
Ｓをマトリックス状に配列し、相互接続することにより
構成した大規模なスイッチ構成を示す構成図である。FIG. 2 is a block diagram showing a large-scale switch configuration constructed by arranging the spatial switches S according to the present invention shown in FIG. 1 in a matrix and interconnecting them.
第２図において、行方向には空間分割スイッチ３１１、
Ｓ１２．Ｓ１３．・・・が配置され、列方向には空間分
割スイッチＳ１１．Ｓ２１．Ｓ３１゜・・・が配置され
ている。接続関係は同図に見られるように、行方向にお
いては、前段の空間分割スイッチ（例えば５１１）のス
ルーアウト端子６を次段の空間分割スイッチ（例えば５
１２）の入力ハイウェイ１に接続し、以下同様に順に接
続する。In FIG. 2, in the row direction, a space division switch 311,
S12. S13. ... are arranged, and space division switches S11 . . . are arranged in the column direction. S21. S31°... are arranged. As shown in the figure, in the row direction, the through-out terminal 6 of the space division switch in the previous stage (for example, 511) is connected to the through-out terminal 6 of the space division switch in the next stage (for example, 511).
12), and the following connections are made in the same order.
列方向においては、前段の空間分割スイ、ツチ（例えば
５１１）の出力ハイウェイ２を次段の空間分割スイッチ
（例えば５２１）のＯＲ入力端子７に接続し、以下同様
に順に接続する。In the column direction, the output highway 2 of the space division switch at the previous stage (for example, 511) is connected to the OR input terminal 7 of the space division switch at the next stage (for example, 521), and so on.
第２Ａ図は、第２図における空間分割スイッチＳｌｌと
Ｓ１２とＳ２１を取り出し、具体的にその接続関係を示
した接続回路図である。第２Ａ図を参照することにより
、第２図に示した構成がより良く理解されるであろう。FIG. 2A is a connection circuit diagram specifically showing the connection relationship between the space division switches Sll, S12, and S21 in FIG. 2. The configuration shown in FIG. 2 may be better understood by referring to FIG. 2A.
空間分割スイッチは、入力ハイウェイと出力ハイウェイ
との間を１：１の関係で、または１：複数の関係で空間
的に接続するものであることは先にも述べた通りである
。今、例えばＬＳＩを用いて８Ｘ８ （８本の入力と８
本の出力ハイウェイ）のスイッチをチップとして実現し
、複数のかかるチップを用いてさらに大規模のスイッチ
に拡大構成したのが第２図であると云える。As mentioned above, the space division switch spatially connects the input highway and the output highway in a 1:1 relationship or a 1:multiple relationship. Now, for example, using LSI, we are using 8x8 (8 inputs and 8
It can be said that Fig. 2 shows an example in which a switch for the "Output Highway (Book Output Highway)" was realized as a chip, and a plurality of such chips were used to expand the configuration to a larger scale switch.
第２図で空間分割スイッチＳが一つのチップに相当する
。第２図の例えば入力ハイウェイａ０は出力ハイウェイ
Ｗ。−Ｗｌ、・・・、Ｚｏ〜Ｚ、の何れか一つまたは複
数に出力することが可能である。In FIG. 2, the space division switch S corresponds to one chip. For example, input highway a0 in FIG. 2 is output highway W. It is possible to output to one or more of -Wl, . . . , Zo to Z.
つまり、第２図は８×８のスイッチＳを１６チツプ用い
て３２Ｘ３２の空間分割スイッチを構成していると云え
る。In other words, it can be said that in FIG. 2, a 32x32 space division switch is constructed using 16 chips of 8x8 switches S.
第２図、第２Ａ図に示した空間分割スイッチのマトリッ
クス状配列において、データ転送はラッチからラッチへ
のパイプライン転送により行われる。In the matrix arrangement of space division switches shown in FIGS. 2 and 2A, data transfer is performed by pipeline transfer from latch to latch.
ここでパイプライン処理とは、周知のように、全処理時
間τの論理要素をｎ段接続し、これに入力端からτ時間
毎にデータを供給すると、ｎ段の論理処理が施され、出
力端子からデータは、最初Ｔ＝ｎτ〔時間〕に出力され
、以後、τ〔時間〕毎に出力される。これをパイプライ
ン処理と云うのであるが、上述のパイプライン転送では
、一方のラッチをマスクとし他方のラッチをスレーブと
し、マスクのラッチはクロックＣＫで動作させ、スレー
ブのラッチは、クロックで？（つまりクロックＣＫの反
転出力）で動作させて、一方のラッチから他方のラッチ
へデータ転送することをパイプライン転送と云っている
。Pipeline processing here means, as is well known, that when logic elements with a total processing time τ are connected in n stages and data is supplied from the input terminal every τ time, n stages of logic processing are performed and the output is Data is first output from the terminal at T=nτ [time] and thereafter every τ [time]. This is called pipeline processing, and in the pipeline transfer described above, one latch is used as a mask and the other latch is used as a slave, and the mask latch is operated using the clock CK, and the slave latch is operated using the clock CK. (that is, the inverted output of the clock CK) to transfer data from one latch to the other latch is called pipeline transfer.
第２Ａ図を見れば分かるように、一つの空間分割スイッ
チ（例えば５１１）内では、入力ラッチから出力ラッチ
へパイプライン転送が行われ、行方向のスイッチ間（例
えばＳｌｌと３１２との間）では入力ラッチから入力ラ
ッチへのパイプライン転送が行われ、列方向のスイッチ
間（例えばＳ１１と３１２の間）では出力ラッチから出
力ラッチへのパイプライン転送が行われる。As can be seen from FIG. 2A, pipeline transfer is performed from the input latch to the output latch within one space division switch (for example, 511), and between switches in the row direction (for example, between Sll and 312). Pipeline transfer is performed from input latch to input latch, and pipeline transfer from output latch to output latch is performed between switches in the column direction (for example, between S11 and 312).
第３図は、第２図に示した空間分割スイッチの配列にお
けるパイプラインデータ転送のタイミングを示す説明図
である。FIG. 3 is an explanatory diagram showing the timing of pipeline data transfer in the arrangement of space division switches shown in FIG. 2.
第３図において、各チップ（Ｓ１１なら５ｌｌ）におけ
る斜線部分で示したラッチと、空白で示したラッチとは
、前者がクロックＣＫで動作するとすれば、後者は、ク
ロッつてＫで動作するラッチである。In Fig. 3, the latches indicated by diagonal lines and the latches indicated by blanks in each chip (5ll for S11) are the latches indicated by blank lines, and if the former operates with clock CK, the latter operates with clock K. be.
第３Ａ図は、Ｅ ＣＬ （Ｅｍｉｔｔｅｒ Ｃｏｕｐｐ
ｌｅｄ Ｌｏｇｉｃ）を用いて実現したラッチ回路の具
体例を示す回路図である。FIG. 3A shows E CL (Emitter Coupp
FIG. 2 is a circuit diagram showing a specific example of a latch circuit realized using LED Logic.
第３図において斜線部分で示したラッチは、第３Ａ図で
説明すると、そのＣＫ−Ａ端子にクロックＣＫ信号を、
ＣＫ−Ｂ端子にクロックでＩ信号をそれぞれ入力する。The latch shown in the shaded area in FIG. 3 has a clock CK signal input to its CK-A terminal, as explained in FIG. 3A.
The I signal is input to the CK-B terminal using a clock.
つまり、クロックＣＫで動作させる（クロックＣＫがハ
イＨで取り込みを行ない、ローＬつまりＣＫで保持する
）ラッチである。In other words, it is a latch that operates with the clock CK (captures data when the clock CK is high and holds it when the clock CK is low, that is, CK).
また第３図の斜線のない空白のラッチ回路は、ＣＫ−Ａ
端子にクロックでｙ信号を、ＣＫ−Ｂ端子にＣＫ信号を
入力してクロックＣＫで動作させるラッチである。Also, the blank latch circuit without diagonal lines in Figure 3 is CK-A.
This is a latch that inputs the y signal as a clock to the terminal and the CK signal to the CK-B terminal, and operates with the clock CK.
このようにラッチ回路を構成することにより、例えば入
力ラッチ４をマスクのフリップフロップとして構成し、
出力ラッチ５をスレーブのフリップフロップとして構成
して両ラッチ間でデータをパイプライン転送することが
できる。同様に例えばスイッチＳｌｌの出力ラッチ５と
スイッチＳ２１の出力ラッチ（Ｓ２１はＯＲ入力端子よ
りデータを取り込む）間も上述のマスクとスレーブのフ
リップフロップの関係になる。このようにマトリックス
状に構成した１６個の空間分割スイッチ内のデータ転送
は、ラッチ・ラッチ間のパイプラインデータ転送により
データ転送か行われる。By configuring the latch circuit in this way, for example, the input latch 4 can be configured as a mask flip-flop,
Output latch 5 can be configured as a slave flip-flop to pipeline data transfer between both latches. Similarly, for example, the relationship between the output latch 5 of the switch Sll and the output latch of the switch S21 (S21 takes in data from the OR input terminal) is the same as that of the above-mentioned mask and slave flip-flop. Data transfer within the 16 space division switches configured in a matrix is performed by pipeline data transfer between latches.
第４図に上述のパイプライン転送時のデータのみのタイ
ムチャートを示す。つまりもっとも短いパ
ス
パスであり、もっとも長いパスと云うのは、ａｏからＺ
へのパスである。FIG. 4 shows a time chart of only data during the pipeline transfer described above. In other words, it is the shortest path, and the longest path is from ao to Z.
is the path to.
このように、データの転送がすべて、パイプラインデー
タ転送で行われ、さらに、すべてのデータ線のファンア
ウト、ファンインの数が１であり、従って高速向けの構
成となっていることが理解されるであろう。In this way, it is understood that all data transfer is performed by pipeline data transfer, and that the fan-out and fan-in numbers of all data lines are 1, so the configuration is designed for high speed. There will be.
以上の説明では、第１図または第２Ａ図に見られるよう
に、出力ラッチの前にＯＲゲートを設けであるが、この
ようなＯＲゲートによる構成では、実際にはｍＸｍのス
イッチ構成のチップをｎＸｎ個、用いてマトリックス状
に拡大しても、ｎＸｍ×型の拡大はできなく、ＨＸ（ｍ
−１）Ｘｍの拡大にとどまる。In the above explanation, as shown in Figure 1 or Figure 2A, an OR gate is provided before the output latch, but in a configuration using such an OR gate, a chip with an mXm switch configuration is actually used. Even if you use nXn pieces and enlarge them in a matrix, you cannot enlarge them in the form of nXm×, and HX(m
-1) The expansion of Xm remains.
つまり、列方向にはＯＲ論理をとるため、１つのスイッ
チの出力しか有効ではなく、他のスイッチは、Ｌｏｗレ
ベルに固定する必要がある。もしくは出力イネーブル端
子を、クロスポイントマトリックスに設け、これをＯＲ
ゲートに入力する必要がある。先にも簡単に述べたよう
に、このＯＲゲートを選択回路（セレクタ）で構成すれ
ば、機能は同一であるがｎＸｍＸｍまで拡大しうる。こ
の場合、ＯＲ入力データとそのスイッチのクロスポイン
トマトリックスの出力との何れかを選択する。That is, since OR logic is applied in the column direction, only the output of one switch is valid, and the other switches must be fixed at a low level. Alternatively, provide an output enable terminal in the crosspoint matrix and OR it.
Must be entered at the gate. As briefly mentioned above, if this OR gate is configured with a selection circuit (selector), the function can be expanded to nXmXm although the function is the same. In this case, either the OR input data or the output of the crosspoint matrix of the switch is selected.
以上説明したように、本発明によれば、個々の空間分割
スイッチが、スルーアウト端子とＯＲ入力端子を有して
いるため、簡単にスイッチを拡大することができ、また
マトリックス状に拡大した空間分割スイッチネットワー
クにおいては、すべてのデータが、パイプラインデータ
転送によって転送が行なわれ、さらに、ファンアウト、
フ；ンインの数が１であると云うことであるから、超高
速でかつ拡張性に優れた空間分割スイッチを提供できる
という利点がある。As explained above, according to the present invention, since each space division switch has a through-out terminal and an OR input terminal, the switch can be easily expanded, and the space expanded in a matrix shape can be easily expanded. In a split switch network, all data is transferred using pipeline data transfer, and furthermore, fan-out,
Since the number of windows is one, it has the advantage of being able to provide a space division switch that is extremely fast and has excellent expandability.
第１図は本発明の一実施例としての空間分割スイッチを
示す構成図、第１Ａ図、第１Ｂ図はそれぞれ本発明に係
る空間分割スイッチの用途例（接続例）を示す説明図、
第２図は第１図に示した空間分割スイッチをマトリック
ス状に配列して相互接続した構成を示す構成図、第２Ａ
図は第２図における空間分割スイッチＳｌｌとＳ１２と
Ｓ２１を取り出し具体的にその接続関係を示した接続回
路図、第３図は第２図に示したスイッチ配列におけるパ
イプラインデータ転送のタイミングを示す説明図、第３
Ａ図はラッチ回路の具体例を示す回路図、第４図はパイ
プラインデータ転送時におけるデータのみのタイミング
を示すチャート、第５図は従来の空間分割スイッチを示
す構成図、第６図は第５図に示す空間分割スイッチをマ
トリックス状に配列して構成した大容量のスイッチを示
す構成図、である。
符号の説明
１・・・入力データハイウェイ、２・・・出力データハ
イウェイ、３・・・クロスポイントマトリックス、４・
・・入力データラッチ、５・・・出力データラッチ、６
・・・スルーアウト端子、７・・・ＯＲ入力端子、８・
・・０第３Ａ図
第４ 図
モ、と七生骨し１１ぐス
入Ｄ ℃］「■
フイ、７す５７１ 躊 ’ＸＳンｌＺ二二）
く・Ｓ２侶ｔ） 疋］区ゴ
や Ｓ３１出７：ｌ Ｘ＝＝η１＝×七
つとも長しＩＩぐス
λカ ×二二で７＝×FIG. 1 is a configuration diagram showing a space division switch as an embodiment of the present invention, FIGS. 1A and 1B are explanatory diagrams showing application examples (connection examples) of the space division switch according to the present invention, respectively.
FIG. 2 is a configuration diagram showing a configuration in which the space division switches shown in FIG. 1 are arranged in a matrix and interconnected;
The figure is a connection circuit diagram showing the space division switches Sll, S12, and S21 in Figure 2 and their connection relationship in detail, and Figure 3 shows the timing of pipeline data transfer in the switch arrangement shown in Figure 2. Explanatory diagram, 3rd
Figure A is a circuit diagram showing a specific example of a latch circuit, Figure 4 is a chart showing the timing of only data during pipeline data transfer, Figure 5 is a block diagram showing a conventional space division switch, and Figure 6 is a diagram showing the timing of only data during pipeline data transfer. FIG. 6 is a configuration diagram showing a large-capacity switch configured by arranging the space division switches shown in FIG. 5 in a matrix. Explanation of symbols 1... Input data highway, 2... Output data highway, 3... Cross point matrix, 4...
...Input data latch, 5...Output data latch, 6
...Through out terminal, 7...OR input terminal, 8.
...0 Figure 3A Figure 4 Mo, seven raw bones and 11 guss D ℃] "■ Hui, 7s 571 hesitation 'XSnlZ22)
ku・S2 t) 疋] ku goya S31 exit 7:l
Claims (1)
力ラッチ回路を介して収容し、複数の出力データハイウ
ェイ上へ、同期をとるための出力ラッチ回路を介して交
換接続するクロスポイントマトリックス回路から成る空
間分割スイッチにおいて、 前記入力ラッチ回路の出力を分岐して外部に導くための
スルーアウト端子と、前記クロスポイントマトリックス
回路からの交換接続用の出力データと外部から別に入力
される外部データとの何れか一方を選択して前記出力ラ
ッチ回路へ入力する選択回路と、を具備したことを特徴
とする空間分割スイッチ。 ２）複数の入力データハイウェイを同期をとるための入
力ラッチ回路を介して収容し、複数の出力データハイウ
ェイ上へ、同期をとるための出力ラッチ回路を介して交
換接続するクロスポイントマトリックス回路において、
前記入力ラッチ回路の出力を分岐して外部に導くための
スルーアウト端子と、前記クロスポイントマトリックス
回路からの交換接続用の出力データと外部から別に入力
される外部データとの何れか一方を選択して前記出力ラ
ッチ回路へ入力する選択回路と、を具備して成る空間分
割スイッチを行方向と列方向にそれぞれ配置してマトリ
ックスを構成し、 行方向においては、初段の空間分割スイッチにおけるス
ルーアウト端子の出力を次段の空間分割スイッチにおけ
る入力ラッチ回路に入力し、以下同様に、前段の空間分
割スイッチにおけるスルーアウト端子の出力をその次の
段の空間分割スイッチにおける入力ラッチ回路に入力し
てゆき、列方向においては、初段の空間分割スイッチに
おける出力ラッチ回路からの出力を次段の空間分割スイ
ッチにおける選択回路に入力し、以下同様に、前段の空
間分割スイッチにおける出力ラッチ回路からの出力をそ
の次の段の空間分割スイッチにおける選択回路に入力し
てゆく、 というようにマトリックス状に配置した前記空間分割ス
イッチを相互接続して成ることを特徴とするマトリック
ス状配列の空間分割スイッチ。 ３）特許請求の範囲第２項記載のマトリックス状配列の
空間分割スイッチにおいて、個々の空間分割スイッチに
おいては、入力ラッチ回路と出力ラッチ回路との間でパ
イプラインデータ転送を行い、行方向における前段の空
間分割スイッチと次段の空間分割スイッチとの間では、
前段の空間分割スイッチにおける入力ラッチ回路と次段
の空間分割スイッチおける入力ラッチ回路との間でパイ
プラインデータ転送を行い、列方向における前段の空間
分割スイッチと次段の空間分割スイッチとの間では、前
段の空間分割スイッチにおける出力ラッチ回路と次段の
空間分割スイッチおける出力ラッチ回路との間でパイプ
ラインデータ転送を行うことを特徴とするマトリックス
状配列の空間分割スイッチ。[Claims] 1) Accommodating a plurality of input data highways via an input latch circuit for synchronization, and switchingly connecting them to a plurality of output data highways via an output latch circuit for synchronization. A space division switch consisting of a cross-point matrix circuit includes a through-out terminal for branching the output of the input latch circuit and leading it to the outside, and output data for exchange connection from the cross-point matrix circuit and input separately from the outside. a selection circuit that selects one of external data and inputs it to the output latch circuit. 2) In a crosspoint matrix circuit that accommodates a plurality of input data highways via an input latch circuit for synchronization and exchange-connects them onto a plurality of output data highways via an output latch circuit for synchronization,
Select either a through-out terminal for branching the output of the input latch circuit and guiding it to the outside, output data for exchange connection from the cross-point matrix circuit, or external data input separately from the outside. and a selection circuit for inputting the output latch circuit to the output latch circuit.Space division switches are arranged in the row direction and column direction, respectively, to form a matrix, and in the row direction, the through-out terminals of the first stage space division switch Input the output of the through-out terminal in the space division switch in the next stage to the input latch circuit in the space division switch in the next stage, and similarly input the output of the through-out terminal in the space division switch in the previous stage to the input latch circuit in the space division switch in the next stage. , in the column direction, the output from the output latch circuit in the first stage space division switch is input to the selection circuit in the next stage space division switch, and similarly, the output from the output latch circuit in the previous stage space division switch is input to the selection circuit in the next stage space division switch. A space division switch in a matrix arrangement, characterized in that the space division switches arranged in a matrix are interconnected so that the input is input to a selection circuit in a next stage space division switch. 3) In the matrix-arranged space division switch according to claim 2, in each space division switch, pipeline data transfer is performed between the input latch circuit and the output latch circuit, and the previous stage in the row direction Between the space division switch and the next stage space division switch,
Pipeline data transfer is performed between the input latch circuit in the previous stage space division switch and the input latch circuit in the next stage space division switch, and between the previous stage space division switch and the next stage space division switch in the column direction. A space division switch arranged in a matrix, characterized in that pipeline data transfer is performed between an output latch circuit in a space division switch in a previous stage and an output latch circuit in a space division switch in a next stage.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62316305A JP2732843B2 (en) | 1987-12-16 | 1987-12-16 | Space division switch |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62316305A JP2732843B2 (en) | 1987-12-16 | 1987-12-16 | Space division switch |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01158891A true JPH01158891A (en) | 1989-06-21 |
| JP2732843B2 JP2732843B2 (en) | 1998-03-30 |
Family
ID=18075647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62316305A Expired - Lifetime JP2732843B2 (en) | 1987-12-16 | 1987-12-16 | Space division switch |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2732843B2 (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0387788A2 (en) * | 1989-03-17 | 1990-09-19 | Gte Laboratories Incorporated | Broadband switch matrix with non-linear cascading |
| US5285202A (en) * | 1989-05-04 | 1994-02-08 | Gte Laboratories Incorporated | Broadband switch using deactivated crosspoints for establishing switching paths |
| US5465087A (en) * | 1989-05-04 | 1995-11-07 | Gte Laboratories Incorporated | Broadband switch |
| KR100428665B1 (en) * | 1998-11-10 | 2004-06-30 | 엘지전자 주식회사 | Processor Control Space Division Switch Device and Method |
Citations (5)
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-
1987
- 1987-12-16 JP JP62316305A patent/JP2732843B2/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2732843B2 (en) | 1998-03-30 |
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