JPH01155725A - Square sum calculator - Google Patents

Abstract

PURPOSE:To prevent the effect of occurrence of a transfer error from being consecutive by calculating the square sum of reception signals inputted for each sampling not through other data storage processor and setting the square sum at each time interval in response to the tap number even when the transfer error takes place. CONSTITUTION:When a reception signal xj is inputted from a terminal 1, a square value xj<2> from a square calculator 3 is fed to adders 5, 9 and a reception signal xj-TAP from a terminal 2 is given, then the square value xj-TAP<2> from the square calculator 4 is fed to an inverting terminal of a subtractor 6. Then the adder 5 adds the square values xj-1-i<2> and xj<2> at the preceding sampling and stored n the register 7 and gives the resulting output, then the subtractor 6 subtracts the square xj-TAP<2> from the sum and gives the result to the register 7 and a terminal 8. When a value stored in the register 10 is correct, the control section 11 the value to the register 7. Thus, the value in the register 17 not susceptible to the effect of the transfer error is reset to the register 7 at a time interval in response to the tap number.

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、音声会議システムのエコーキャンセラ等に利
用する２乗和計算器に関する。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a sum of squares calculator used in an echo canceller of an audio conference system.

従来の技術 音声会議システム等では、複数のデータストレッジプロ
セッサ（ＤＳＰ　：　Ｄａｔａ　Ｓｔｏｒａｇｅ　ｆｒ
ｏｃｅｓｓｏｒ）より構成されたエコーキャンセラが用
いられ、このエコーキャンセラによりハウリングを抑圧
する。In conventional technology audio conference systems etc., multiple data storage processors (DSP) are used.
An echo canceller composed of an echo canceller (ocessor) is used, and howling is suppressed by this echo canceller.

第２図は、この種のマルチプロセッサ構成のエコーキャ
ンセラを示し、ｌは、受信入力端子、２は、受信出力端
子、　　１３は、送信入力端子、１４は送信出力端子で
ある。端子１．２．１３．１４はそれぞれ、後述するマ
スタＤＳＰｏに接続され、マスクＤ８Ｐｏは、ベクトル
演算専用のスレーブＤ８Ｐ１〜Ｄａｒｎ　、に順次接続
されている。FIG. 2 shows an echo canceller having a multiprocessor configuration of this type, where l is a reception input terminal, 2 is a reception output terminal, 13 is a transmission input terminal, and 14 is a transmission output terminal. Terminals 1, 2, 13, and 14 are each connected to a master DSPo, which will be described later, and the mask D8Po is sequentially connected to slaves D8P1 to Darn, which are dedicated to vector calculations.

第２図において、マスタＤＳＰｏは、端子１から受信信
号Ｘｉが入力すると、１サンプル前の受信信号Ｘｊ−１
を受信出力端子２に出力するとともに。In FIG. 2, when the received signal Xi is input from the terminal 1, the master DSPo receives the received signal Xj-1 of the previous sample.
is output to the reception output terminal 2.

後段のスレーブＤＳＰＩに対し、マスクＤＳＰｏの有す
るタップ数に応じて遅延された信号Ｘｊ−ＭＴＡＰを出
力する。A signal Xj-MTAP delayed according to the number of taps of the mask DSPo is output to the subsequent slave DSPI.

同様に、ｋ（＝１．２．、・・・、ｎ−１）番目のスレ
ーブＤＳＰｋは、そのタップ数に応じて遅延された信号
Ｘ　ｊ−ＭＴＡＰ−ｋＴＡＰを後段のスレーブＤＳＰｓ
ｔ＋ｔに出力する。Similarly, the k (=1.2.,..., n-1)th slave DSPk transmits the signal Xj-MTAP-kTAP delayed according to the number of taps to the subsequent slave DSPs.
Output at t+t.

マスタＤＳＰｏはまた、１サンプル前の受信信号Ｘｊ−
１を受信出力端子２に出力すると、そのエコー信号Ｓ、
を送信入力端子１３を介して取り込み。The master DSPo also receives the received signal Xj-
1 to the receiving output terminal 2, the echo signal S,
is taken in via the transmission input terminal 13.

各ＤＳＰｏ−ＤＳＰｎ−１はそれぞれ１次のエコー消去
演算式（１）と補正演算式（２）を実行する。Each DSPo-DSPn-1 executes a first-order echo cancellation calculation formula (1) and a correction calculation formula (2), respectively.

ＴＡＰ−１ ｅｊ＝Ｓｊ−Σ　ｈｉ　　（ｊｌ　ｘ、−。TAP-1 ej=Sj-Σhi (jl x, -.

１＝Ｏ ＴＡＰ−１ ＝（Ｓ、−Σ　ｈｉ　　”　Ｘｊ−ｉ）ｉ＝＝Ｑ ＭＴＡＰ＋５ＴＡＰ−１ −（ΣＪｌｌｘ４−ｔ） ｉ　＝ＭＴＡＰ ＭＴＡＰ＋（ｎ−１）ＳＴＡＰ−１ −（Σｈｉ”Ｘｊ−ｉ）　　　　　　・・・（１）ｉ＝
ＭＴＡＰ＋（ｎ　２）ＳＴＡＰ ｈ　ｉ　　（Ｊ　”、　１）　：ｈ＋　　（ｊ’　＋α
ｅＩ　　Ｘ　Ｉ−１／　Ａ但し　　　ＴＡＰ−１ Ａ−Σ　Ｘ」−１２ １＝１ ｉ＝０．・・・、ＴＡＰ−１・・（２）エコー消去演算
式（１）は、積和演算が各ＤＳ　ｐｏ〜Ｄ　Ｓ　Ｐ　ｎ
　−ｔでｎ個に分割され、打ち消し演算されてマスタＤ
ＳＰｏに転送され、最終結果ｅ、が送信出力端子１４に
出力される。1=O TAP-1 = (S, -Σ hi ” ) ... (1) i=
MTAP + (n 2) STAP h i (J ”, 1) : h + (j' + α
eI X I-1/ AHowever, TAP-1 A-Σ ..., TAP-1... (2) In the echo cancellation calculation formula (1), the sum of products calculation is performed for each DS po to D S P n
- divided into n pieces by t, cancelled, and master D
The final result e is output to the transmission output terminal 14.

また、マスタＤＳＰｏはｈ　ＸＪ＋５Ｉｌｅｌのパワー
を計算し、ダブルトーク等を検出して補正演算式（２）
の第２項の α　ｅ４ｘ４−４／Ａ を全スレーブＤＳＰＩ〜ｐｓｐｎ−ｔに転送し、スレー
ブＤＳＰＩ〜ＤＳＰｎ−，はそれぞれ、この情報により
補正演算式（２）を並列処理する。In addition, the master DSPo calculates the power of h
The second term α e4x4-4/A is transferred to all the slaves DSPI to pspn-t, and each of the slaves DSPI to DSPn- processes the correction calculation formula (2) in parallel using this information.

ここで、補正演算式（２）のＡはｈ　ＸＪ　ＴＡＰが毎
回サンプリングされてマスタＤＳＰＯに再入力され。Here, A of the correction calculation formula (2) is that hXJ TAP is sampled every time and re-inputted to the master DSPO.

次の式（３） ％式％ により計算される。The following formula (3) %formula% Calculated by

発明が解決しようとする問題点 しかしながら、上記従来のエコーキャンセラでは、各Ｄ
　Ｓ　Ｐ　ｏ−Ｄ　Ｓ　Ｐ　ｎ−１間でデータの転送エ
ラーが発生し、誤った上記２乗和ＡがマスクＤＳＰＯに
再入力すると２乗和Ａの値が乱れ、しかもその影響が継
続するために打ち消し特性が回復しないという問題点が
ある。Problems to be Solved by the Invention However, in the above conventional echo canceller, each D
If a data transfer error occurs between S P o and S P n-1 and the above incorrect sum of squares A is re-inputted to the mask DSPO, the value of sum of squares A will be disturbed and the effect will continue. There is a problem that the cancellation characteristic does not recover.

データの転送エラーを防止するために、マスタＤＳＰｏ
がタップ数分の受信データを格納するように構成すると
、マスタＤＳＰ、に必要なメモリ容量が大きくなり、し
たがって、大型化したり、消費電力が多くなるという問
題点がある。To prevent data transfer errors, the master DSPo
If the master DSP is configured to store received data for the number of taps, the memory capacity required for the master DSP increases, resulting in problems such as an increase in size and power consumption.

本発明は上記問題点に鑑み、各データストレッジプロセ
ッサ間のデータの転送エラーが発生しても、その影響が
継続しない２乗和計算器を提供することを目的とする。SUMMARY OF THE INVENTION In view of the above problems, it is an object of the present invention to provide a sum of squares calculator that does not continue to be affected even if a data transfer error occurs between data storage processors.

問題点を解決するための手段 本発明は上記問題点を解決するために、他のデータスト
レッジプロセッサを経由することなくサンプリング毎に
入力する受信信号の２乗和を演算し、この２乗和をタッ
プ数に応じた時間間隔毎にセットするようにしたもので
ある。Means for Solving the Problems In order to solve the above problems, the present invention calculates the sum of squares of the received signal input at each sampling without passing through another data storage processor, and calculates this sum of squares. It is designed to be set at each time interval according to the number of taps.

作　　　　用 本発明は上記構成により、他のデータストレッジプロセ
ッサを経由することなくサンプリング毎に入力する受信
信号が、各データストレッジプロセッサ間のデータの転
送エラーにより影響を受けないために、たとえ転送エラ
ーが発生しても、その影響が継続しないという効果があ
る。Effect of the Invention With the above configuration, the present invention is configured such that the received signal that is input at each sampling without passing through other data storage processors is not affected by data transfer errors between data storage processors, even if a transfer error occurs. The effect is that even if it occurs, its effects will not continue.

実施例 μ下１図面を参照して本発明の詳細な説明する。第１図
は１本発明に係るエコーキャンセラの２乗和計算器の一
実施例を示すブロック図である。EXAMPLE μ The present invention will be described in detail with reference to the following drawings. FIG. 1 is a block diagram showing an embodiment of a square sum calculator of an echo canceller according to the present invention.

第１図において、１は、受信信号Ｘ、が入力する端子、
２は、　他のＤＳＰを経由してタップ数に応じて遅延さ
れた受信信号Ｘｊ−ＴＡＰが入力する端子、３は、端子
１からの、受信信号Ｘ、から２乗ｘｊ２を計算する２乗
計算器、４は、端子３からの受信信号Ｘ」−ＴＡＰがら
２乗Ｘｊ−ＴＡＰ２を計算する２乗計算器である。In FIG. 1, 1 is a terminal to which the received signal X is input;
2 is a terminal to which the received signal Xj-TAP delayed according to the number of taps via another DSP is input, and 3 is a square calculation for calculating the square xj2 from the received signal X from terminal 1. A square calculator 4 calculates the square Xj-TAP2 from the received signal X'-TAP from the terminal 3.

５は、２乗計算器３からの２乗Ｘｊ２　と、レジスタ７
に格納された前のサンプリング時の２乗を加算する加算
器％　６は、加算器５の出力から２乗計算器３からの２
乗ｘｊ　−ＴＡＰ　２を減算する減算器。5 is the square Xj2 from the square calculator 3 and the register 7
An adder %6 adds the square of the previous sampling stored in the output of the adder 5 to the 2 from the square calculator 3.
A subtractor that subtracts the multiplication xj −TAP 2.

７は、減算器６の出力である前のサンプリング時の２乗
が格納されるレジスタであり、これらの部材４．５．６
．７が第１の２剰和計算器を構成している。7 is a register in which the square of the output of the subtracter 6 at the time of previous sampling is stored, and these members 4.5.6
．． 7 constitutes the first remainder sum calculator.

９は、２乗計算器３からの２乗ｘ１２と、レジスタ１０
に格納された前のサンプリング時の２乗を加算する加算
器、１０は、加算器９の出力が格納されるレジスタであ
り、これらの部材３．９．１０が第１の２乗和計算器を
構成している。9 is the square x12 from the square calculator 3 and the register 10
10 is a register in which the output of the adder 9 is stored, and these members 3.9.10 constitute the first sum of squares calculator. It consists of

１１は、内部カウンタ（不図示）を有し、後述するよう
にレジスタ１０に格納された値をレジスタ７にセットす
る制御部である。Reference numeral 11 denotes a control unit that has an internal counter (not shown) and sets the value stored in the register 10 in the register 7 as described later.

次に、上記構成に係る実施例の動作を説明する。Next, the operation of the embodiment according to the above configuration will be explained.

第１図において、端子１から受信信号Ｘｊが入力すると
、２乗計算器３からの２乗ｘｊ２が加算器５，９に印加
され、また、端子２から受信信号Ｘｊ−ＴＡＰが入力す
ると、２乗計算器４かもの２乗Ｘ　ｊ　−ＴＡＰ　２が
減算器６の（−）端子に印加される。In FIG. 1, when the received signal Xj is input from the terminal 1, the square xj2 from the square calculator 3 is applied to the adders 5 and 9, and when the received signal Xj-TAP is input from the terminal 2, 2 Multiplier calculator 4 times the square of X j −TAP 2 is applied to the (-) terminal of subtractor 6 .

次いで、加算器５が、レジスタ７に格納された前のサン
プリング時の２乗Ｘｊ−１−ｉ２と２乗ｘｊ２を加算し
て出力すると、減算器６は、この加算値から２乗Ｘｊ−
ＴＡＰ２を減算し、レジスタ７と端子８に出力する。Next, when the adder 5 adds the squared Xj-1-i2 and the squared xj2 stored in the register 7 at the previous sampling time and outputs the result, the subtracter 6 calculates the squared Xj-i2 from this added value.
Subtract TAP2 and output to register 7 and terminal 8.

他方、加算器５は、レジスタ１０に格納された前のサン
プリング時の２乗ｘｊ−１２と２乗ｘ１２を加算し、レ
ジスタエ０に格納する。On the other hand, the adder 5 adds the square xj-12 of the previous sampling stored in the register 10 and the square x12, and stores the result in register 0.

ここで、レジスタ１０に格納された値が、ＴＡＰ−１ Ａ＝Σ　ｘ３−４　２ ■＝１ に一致する場合はタップ数に応じた時間間隔であり、制
御部１１は、内部カウンタによりこの時間間隔をカウン
トし、　レジスタ１０に格納された値が正しいときに、
このレジスタ１０に格納された値をレジスタ７に転送す
るとともに、レジスタ１０に格納された値をクリアする
。Here, if the value stored in the register 10 matches TAP-1 A=Σ Count the intervals and when the value stored in register 10 is correct,
The value stored in register 10 is transferred to register 7, and the value stored in register 10 is also cleared.

したがって、上記実施例によれば、転送エラーの影響を
受けないレジスタ１０の値が、タップ数に応じた時間間
隔でレジスタ７に再設定されるために、たとえ転送エラ
ーが発生してもその影響が継続しない２乗和をサンプリ
ング毎に出力することができる。Therefore, according to the above embodiment, since the value of the register 10, which is not affected by a transfer error, is reset to the register 7 at a time interval according to the number of taps, even if a transfer error occurs, the value of the register 10 is not affected by the transfer error. A sum of squares that does not continue can be output for each sampling.

発明の詳細 な説明したように１本発明は、他のデータストレッジプ
ロセッサを経由することなくサンプリング毎に入力する
受信信号の２乗和を演算し、この２乗和をタップ数に応
じた時間間隔毎にセットするようにしたので、他のデー
タストレッジプロセッサを経由することなくサンプリン
グ毎に入力する受信信号が、各データストレッジプロセ
ッサ間のデータの転送エラーにより影響を受げないため
に、たとえ転送エラーが発生しても、その影響が継続し
ないという効果がある。DETAILED DESCRIPTION OF THE INVENTION As described above, the present invention calculates the sum of squares of a received signal input at each sampling without passing through another data storage processor, and calculates the sum of squares of a received signal input at each sampling time without passing through another data storage processor, and calculates the sum of squares at a time interval corresponding to the number of taps. Since the received signal that is input at each sampling without passing through other data storage processors will not be affected by data transfer errors between each data storage processor, even if a transfer error This has the effect that even if something occurs, its effects will not continue.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は、本発明に係るエコーキャンセラの２乗和計算
器の一実施例を示すブロック図、第２図は、従来例のエ
コーキャンセラを示すブロック図である。 ３．４．．２乗計算器、５，９・・・加算器、６・・・
減算器、　　７．１０・・・レジスタ、１１・・・制御
部。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第　
１　図 第２図FIG. 1 is a block diagram showing an embodiment of a square sum calculator of an echo canceller according to the present invention, and FIG. 2 is a block diagram showing a conventional echo canceller. 3.4. ．． Square calculator, 5, 9... Adder, 6...
Subtractor, 7.10...Register, 11...Control unit. Name of agent: Patent attorney Toshio Nakao and 1 other person
1 Figure 2

Claims (1)

【特許請求の範囲】 複数のデータストレッジプロセッサを経由して再入力さ
れ、タップ数に応じて遅延された信号の２乗和をサンプ
リング毎に演算する第１の演算手段と、 他のデータストレッジプロセッサを経由することなくサ
ンプリング毎に入力する受信信号の２乗和を演算する第
２の演算手段と、 前記第２の演算手段により演算された２乗和をタップ数
に応じた時間間隔毎に前記第１の演算手段にセットする
手段とを有する２乗和計算器。[Scope of Claims] A first calculation means that calculates the sum of squares of signals that are re-inputted via a plurality of data storage processors and delayed according to the number of taps for each sampling; and another data storage processor. a second calculation means for calculating the sum of squares of the received signal input at each sampling without passing through the second calculation means; and means for setting the sum of squares to the first calculation means.