JPH01152806A - 容量結合回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分骨コ 本発明は容量結合回路に関し、特に、集積回路化に好適
の容量結合回路に関する。

［従来の技術］ 電気信号を機器の間で送受する場合には、機器同士の直
流レベルに差があることが多く、この直流レベル差を取
り除くために、容量結合による手法が従来より採用され
ている。第４図は集積回路（以下、ＩＣという）化され
たこの種の従来の容量結合回路を示す回路図である。

入力端子１と出力端子２との間に容量性素子４が接続さ
れている。出力端子２と電源端子３との間には整流素子
５が接続されており、整流素子５のアノードは出力端子
２に、カソードは電源端子３に接続されているや出力端
子２には抵抗性素子６及び定電圧源７により構成される
電圧供給手段２１も接続されており、定電圧ＶＲＥＦが
印加されている。なお、電源端子３には■ＤＤの電源電
圧が印加される。

一般に、容量性素子４もＩＣ化すると、ＩＣの面積が極
めて大きくなることが多いので、容量性素子４は外付け
されて構成され、他の素子がＩＣ化される。つまり、第
４図において、破線３５にて囲む素子がＩＣ上に形成さ
れる。

出力端子２から出力される電気信号はＩＣの内部に形成
された他の回路に供給される。ＩＣ内の各回路がＭＯＳ
ＦＥＴにより構成されている場合は、出力端子２には通
常ＭＯ３ＦＥＴのゲートが接続されることが多い。この
場合には、ＭＯＳＦＥＴを静電破壊から保護するために
、出力端子２において静電気に対する何らかの対策をと
る必要がある。

第４図に示す回路においては、整流素子５により、ＭＯ
ＳＦＥＴの静電破壊が防止されている。

即ち、出力端子２に電源端子３の電圧ＶＤＤと整流素子
５の順方向電圧ＶＦとの和の電圧（以下、基準電圧とい
う）　Ｖ　ｏｎ　＋　Ｖ　ｐよりも高い電圧が印加され
た場合には、整流素子５が順方向に導通するので、出力
端子２に印加される電圧は前記基準電圧Ｖ　ｏｎ　＋　
Ｖ　ｐ以下に制限される。これにより、出力端子２に接
続された回路素子（ＭＯＳＦＥＴ）は静電破壊から保護
される。

出力端子２には直流の定電圧Ｖ　ＲＥＦが電圧供給手段
２１から与えられる。そして、下記式に基いて決まる周
波数ｆｏが、入力端子１に入力される入力信号の交流成
分の周波数に比して十分低くなるように容量Ｃ４及び抵
抗Ｒ６を選定する。

ｆｏ　＝１／　（２πｘｃ４ＸＲ６） 但し、Ｃ４；容量性素子４の容量 Ｒ６；抵抗性素子６の抵抗 そうすると、入力端子１に印加された電気信号のうち直
流成分は容量性素子４により除去され、交流成分のみが
出力端子２に伝達される。

第５図は第４図に示す回路の入出力特性の例を示すグラ
フ図である。第５図に示す曲線Ａは入力端子１に入力さ
れる入力信号の波形であり、その直流レベルＶＲＩに交
流信号成分が載っている。曲線Ｂは出力端子２から出力
される出力信号の波形であり、定電圧ＶＩＰを直流レベ
ルとし、その上に交流信号成分が載っている。このよう
に、入力端子１に入力された入力信号の直流レベルがＶ
ＦＩＩからＶＲＥＦに変換されて出力端子２から出力さ
れる。

［発明が解決しようとする問題点］ ところで、上述した従来の容量結合回路は、静電破壊対
策として整流素子５を有しているので、入力信号の交流
成分の振幅が（ＶＤＤ＋ＶＦ　）　−Ｖ　Ｒ，、を超え
ると、整流素子５に順方向電流が流れ、出力端子２の電
圧が制限される。この場合に、整流素子５を介して流出
する電流により、それまで容量性素子４により除去され
ていた入出力端子間の直流電圧差（ＶＲＩ　　ＶＲＥＦ
　）に誤差が発生する。

第５図に実線にて示す曲線Ｂの後半部はこの様子を示し
ており、破線曲線Ｃにて示す誤差がない場合の特性より
も低レベル側に偏移している。この誤差は出力端子２に
直流成分として出力され、時定数（Ｃ４ＸＲ６）に比例
した時間で減少する。

しかしながら、前述したように、通常、ｆｏは入力信号
の交流成分の周波数に対して十分低く選定されるので、
この時定数（Ｃ４ＸＲ６）は入力の変化に比してかなり
大きな値となり、相当長時間誤差か残ってしまうという
問題点がある。

本発明はかかる問題点に鑑みてなされたものであって、
入力信号の大振幅により入出力端子間の直流電圧差に発
生する誤差を入力信号の振幅が正常値に復帰した後短時
間に除去することができる容量結合回路を提供すること
を目的とする。

［問題点を解決するための手段］ 本発明に係る容量結合回路は、入力端子と出力端子との
間に接続されて両者を容量結合する容量性素子と、前記
出力端子に接続され出力端子に直流成分を付加する電圧
供給手段と、前記出力端子と電圧源との間に接続された
整流素子と、前記入力端子からの入力信号が正常レベル
を超えて前記整流素子が導通した場合にその整流素子を
流れる電流を検出して積分する積分手段と、前記入力信
号が正常レベル以下に低下した場合に前記積分手段の積
分値に基き定まる電流を前記出力端子に注入する電流供
給手段と、を有することを特徴とする。

［作用］ 本発明においては、正常レベルを超える大振幅の入力信
号が入力されると、整流素子が導通状態となり、積分手
段はこの整流素子を流れる電流を検出して積分する。こ
の積分手段の積分値から整流素子に流れた電荷量が把握
される。

次に、入力信号が正常レベル以下に低下すると、電流供
給手段は前記積分値に基いて定まる電流を前記出力端子
に注入する。これにより、整流素子が導通状態となって
整流素子から電圧源に流出した電荷量分に相当する電流
が注入されて入出力端子間の直流電圧差に発生した誤差
を短時間に除去することができる。

［実施例］ 以下、添付の図面を参照して本発明の実施例について説
明する。・第１図は本発明の実施例に係る容量結合回路
を示す回路図である。入力端子１と出力端子２との間に
容量性素子４が接続されており、入力端子１と出力端子
２とは容量結合されている。出力端子２には電圧供給手
段２１を構成する抵抗性素子６及び定電圧源７の直列接
続体が接続されており、この電圧供給手段２１により出
力端子２には定電圧■■Ｆが印加される。電源端子３に
はＶＤＤの電源電圧が印加される。

電源端子３と出力端子２との間には、整流素子５及び抵
抗値がＲ８の抵抗性素子８が直列接続されており、整流
素子５のアノードは抵抗性素子８に、カソードは電源端
子３に接続されている。抵抗性素子８の両端は夫々電圧
電流変換器１０の非反転端子及び反転端子に接続されて
いると共に、夫々比較器９の反転端子及び非反転端子に
接続されている。

電圧電流変換器１０の相互コンダクタンスはｇｍであり
、出力端はスイッチ１８を介して増幅器１３の入力端に
接続されていると共に、比較器１つの非反転入力端子に
も接続されている。

増幅器１３の入力端と出力端との間には容量性素子１４
及びリセット用スイッチ素子１５か並列に接続されてい
る。この増幅器１３、容量性索子１４及びスイッチ素子
１５により積分器２２が構成される。積分器２２の出力
信号は比較器１つの反転入力端子に入力される。

比較器１９の出力端は制御回路２０に接続されている。

また、制御回路２０には比較器９の出力端も接続されて
おり、制御回路２０は比較器９゜１９の出力信号を基に
、スイッチ素子１６乃至１８にその開閉を制御する制御
信号を出力する。

定電流源１１はスイッチ素子１６を介して抵抗性素子８
と整流素子５との接続点に接続されており、定電流源１
２はスイッチ素子１７を介して積分器２２とスイッチ素
子１８との接続点に接続されている。定電流源１１．１
２が発生する電流は夫々１１１＋１１２であり、その電
流値の比１１、：工、□は下記式により与えられるよう
に一定である。

Ｉｌｌ：　１１２＝１　：　　（Ｒａ　Ｘｇ−）一般に
、容量性素子４もＩＣ化すると、極めて大きな面積を必
要とすることが多いので、容量性索子４は外付けされて
構成され、他の素子がＩＣ化される。なお、第１図にお
いては、破線２３内の素子がＩＣ上に形成された素子で
ある。

第２図は電圧電流変換器１０をＭＯＳＩＣにより構成し
た例を示す回路図である。電圧電流変換器１０の非反転
入力端子２４は抵抗性素子２７を介してデプレション型
ＰチャネルＭＯＳＦＥＴ３０のゲートに接続され、反転
入力端子２５は抵抗性素子２６を介してデプレション型
ＰチャネルＭＯ３ＦＥＴ３１のゲートに接続されている
。ＭＯ８ＦＥＴ３０．３１のゲートと夫々抵抗性素子２
７．２６との接続点は夫々整流素子２８．２９を介して
電源端子３に接続されており、ＭＯ３ＦＥＴ３０．３１
のドレイン又はソースには電源端子３から電源電圧ＶＤ
ｏが供給される（第１図においては、図示省略）。

ＭＯ３ＦＥＴ３０．３１のソース又はトレインと接地と
の間には夫々Ｎチャネル型ＭＯ３ＦＥＴ３２．３３が接
続されており、ＭＯ３ＦＥＴ３２のドレインはＭＯ３Ｆ
ＥＴ３２．３３のゲートに共通接続されている。ＭＯ３
ＦＥＴ３１とＭＯ８ＦＥＴ３３との間の接続点には出力
端子３４が接続されている。入力端子２４．２５は第１
図に示す抵抗性素子８の両端に接続されており、出力端
子３４はスイッチ素子１８に接続されていて、抵抗性素
子８の両端の電圧差のｇ１倍の電流が出力端子３４から
出力される。

ＭＯＳＦＥＴ３０．３１はデプレション型であるので、
電源端子３の電源電圧ＶＤＤよりも入力端子２４．２５
の電圧が高い場合においても動作可能である。整流素子
２８．２９はＭＯＳＦＥＴ３０．３１のゲートを保護す
るために接続されており、これにより、ＭＯＳＦＥＴ３
０．３１のゲート電圧は夫々電源端子３の電源電圧■Ｄ
Ｄと整流素子２８．２９の順方向電圧の和の電圧以下に
抑制される。そして、この整流素子２８．２９の順方向
電圧を整流素子５（第１図参照）の順方向電圧ＶＦより
も大きくなるように設定することにより、整流素子５に
順“方向電流が流れる場合にも、整流素子２８．２９に
は電流が流れず、入力端子２４．２５に入力された電圧
を正確に電流に変換して出力端子３４から出力すること
ができる。なお、整流素子５をショットキーダイオード
により構成し、整流素子２８．２９をＰＮ接合ダイオー
ドにより構成することにより、このような組合せを容易
に得ることができる。

また、第１図に示す比較器９においても、電圧電流変換
器１０と類似の入力構成をとることにより、整流素子５
が順方向に導通する場合においても動作を可能にするこ
とができる。積分器２２のスイッチ素子１５は本回路に
初期条件を与える期間（例えば、ＩＣの電源投入直後）
のみ、オンとなって、積分器２２の初期値■！を設定す
る。初期値設定後、スイッチ素子１５はオフとなり、積
分器２２は積分動作を開始する。

次に、このように構成された容量結合回路の動作につい
て第３図（ａ＞乃至（ｇ）のタイムチャート図を参照し
て説明する。第３図（ａ）の線りは抵抗性素子８を流れ
る電流の変化、第３図（ｂ）の線Ｅは抵抗性素子８に発
生する電圧降下を示しており、この線り、Ｅはいずれも
出力端子２側から電流が流れる場合を正としている。第
３図（Ｃ）の線Ｆは比較器９の出力、第３図（ｄ）の線
Ｇは積分器２２の出力波形、第３図（ｅ）の線Ｈは比較
器１つの出力を示す。そして、第３図（ｆ）の線■はス
イッチ素子１８に対する制御信号、第３図（ｇ）の線Ｊ
はスイッチ素子１６．１７に対する制御信号を示してい
る。この線Ｉ、Ｊにて示す制御信号は比較器９，１９の
出力に基いて制御回路２０から出力される。

いま、第３図の期間■において、入力端子１に印加され
た信号のレベルが上昇して、出力端子２の電位が電源端
子３の電源電圧ＶＤＤと整流素子５の順方向電圧Ｖ、と
の和として与えられる基準電圧Ｖ　ＤＤ＋　Ｖ　ｐを超
えようとすると、整流素子５が導通して抵抗性素子８に
電流が流れる［第３図（ａ）］ので、出力端子２の電位
はそれ以上上昇しない。この場合に、整流素子５に流れ
る電流は、電流検出用の抵抗性素子８を経由するので、
抵抗性素子８にはその電流により第３図（ｂ）に示す電
圧降下が発生する。この電圧降下は比較器９により検出
され、比較器９の出力は、第３図（Ｃ）に示すように、
ローレベルからハイレベルに変化する。この比較器９の
出力の変化を入力した制御回路２０はスイッチ素子１８
をオンにする。

一方、抵抗性素子８の両端の電位は電圧電流変換器１０
にも入力されており、この電圧電流変換器１０からは、
抵抗性素子８に発生した電圧降下のｇｍ倍の電流が出力
される。従って、スイッチ素子１８がオンになると、抵
抗性素子８に発生した電圧降下のｇ１倍の電流が積分器
２２に入力されて積分される。積分器２２の出力は入力
される電流に比例して増加するから、この積分器２２の
出力波形を示す第３図（ｄ）の期間Ｉの部分は整流素子
５から電源端子３に流出する電流値の総和を示すことに
なる。

一方、比較器１９は積分器２２の出力レベルと積分器２
２の入力レベルとを比較しており、積分器２２の積分動
作が開始されると、両者に差が発生するので、比較器１
９の出力はローレベルからハイレベルに変化する［第３
図（ｅ）］。比較器１９の出力信号は制御回路２０に入
力されており、比較器１つからハイレベルの信号が出力
されることにより、整流素子５の流出電流による誤差の
発生が制御回路２０に伝達される。

次に、入力端子１に印加される信号のレベルが小さくな
り、整流素子５が非導通となった場合には、各信号レベ
ルは第３図における期間■に入り、抵抗性素子８に流れ
る電流は負の−Ｉｌｌになる［第３図（ａ）］。この結
果、抵抗性素子８に発生する電圧降下は負の一１１１×
Ｒ８になる［第３図（ｂ）］ので、比較器９の出力はハ
イレベルからローレベルに変化する［第３図（Ｃ）］。

制御回路２０はこの比較器９の出力信号を入力すると、
第３図（ｆ）に示すように、制御信号をローレベルにし
てスイッチ素子１８をオフにする。これにより、積分器
２２には電圧電流変換器１０の出力が入力されず、積分
器２２は電圧電流変換器１０の出力電流の積分・を中止
する。また、比較器１９の出力はハイレベルであるので
［第３図（ｅ）］、制御回路２０は誤差が発生している
と判断してスイッチ素子１８をオフにすると同時に、第
３図（ｇ）に示す制御信号によりスイッチ素子１６，１
７をオンにする。これにより、定電流源１１から補正電
流ＩＩＩが出力端子２側に注入され、定電流源１２から
は電流１１２が積分器２２に流入する。

積分器２２はこの電流Ｉ　１２を積分する。第３図（ｄ
）の期間■はこの電流１１２が流入しているときの積分
器２２の出力の変化を示している。

次いで、積分器２２の出力か上昇してＶ、に達すると、
比較器１９の出力は、第３図（ｅ）に示すように、ハイ
レベルからローレベルに変化する。

制御回路２０に比較器１９のローレベルが入力されると
、制御回路２０はスイッチ素子１６．１７をオフにする
。これにより、出力端子２への補正電流Ｉｌｌの供給及
び積分器２２への電流１１□の供給は停止される。これ
により、抵抗性素子８に流れる電流及び抵抗性素子８の
電圧降下はいずれもＯになる。

ところで、期間Ｉにおいては、整流素子５に流れた電流
の（Ｒ８Ｘｇ−）倍の電流が積分器２２により積分され
ている。そして、期間■において定電流源１１．１２か
ら夫々流出される電流１１１゜１１２の電流比Ｉｌｌ、
Ｉｆ□は下記式にて示す直に設定されている。

ＩＩＩ：　１１２＝１　：　　（Ｒａ　Ｘｇｆｆｌ）従
って、補正電流Ｉｌｌは、積分器２２に積分さ′　れる
電流１１２の１　／　（Ｒｓ　Ｘ　ｇ　ｒａ　）倍とな
っているので、電流１１２を積分する積分器２２の出力
が積分器２２の初期値Ｖ１になった時点で補正電流Ｉｌ
ｌの注入を停止することにより、整流素子５を介して流
出した電荷量に相当する電流が出力端子２に注入された
ことになる。これにより、入出力端子間の直流電圧差に
発生する誤差を早期に除去することができる。

なお、整流素子５が導通するような大振幅の入力信号が
入力端子１に入力されない場合には、第４図に示す従来
例と同様に、入力信号はその交流成分のみが取出され、
電圧供給手段２１により決定される直流レベルが付与さ
れて出力される。

また、第１図に示す回路においては、電圧供給手段２１
は定電圧源７と抵抗性素子６とにより構成されているが
、抵抗性素子６をスイッチ素子に置き換えることにより
、電圧の設定時間を短くすることができると共に、保持
時間を長くすることができる。

更に、第１図に示す実施例においては、入力電圧が高く
なる場合について示したが、整流素子５及び電流源１．
１”、　１２等の極性を逆にすれば、入力電圧が低い場
合についても同様に実施することができ、また、入力電
圧が高い場合と低い場合の両方について同時に実施する
ことも考えられる。

［発明の効果］ 以上説明したように、本発明によれば、入力信号が正常
レベルを超えて整流素子が導通した場合に、積分手段が
整流素子に流れる電流を検出して積分し、入力信号の振
幅が正常な値に戻った後に電流供給手段が積分手段の積
分値に基いて定まる電流を出力端子に注入するから、整
流素子から流出した電流による誤差分の電荷を相殺する
電流が出力端子に供給され、この誤差を極めて迅速に補
正し、その誤差発生期間を短縮することができる。

容量結合回路を集積回路化する場合には静電破壊防止用
の整流素子を必要とすることが多いから、この整流素子
に起因する誤差が迅速に解消される本発明は容量結合回
路の集積回路化に極めて有用である。

【図面の簡単な説明】

第１１１Ｊは本発明の実施例に係る容量結合回路をする
ためのタイムチャート図、第４図は従来の容量結合回路
を示す回路図、第５図は従来の容量結合回路の動作を説
明するためのグラフ図である。 １．２４，２５；入力端子、２，３４：出力端子、３；
電源端子、４，１４．容量性素子、５゜２８．２９；整
流素子、６，８，２６，２７；抵抗性素子、７；定電圧
源、９，１９；比較器、１０：電圧電流変換器、１１．
．１２．定電流源、１３；増幅器、１５；リセット用ス
イッチ素子、１６〜１８；スイッチ素子、２０；制御回
路、２１；電圧供給手段、２２；積分器、２Ｂ、３５；
ＩＣ領域を示す破線、３０，３１．デプレション型Ｐチ
ャネルＭＯ３ＦＥＴ、３２．３３；Ｎチャネル型ＭＯ３
ＦＥＴ 第２図 枦 第４図

Claims (1)

【特許請求の範囲】
1. 　入力端子と出力端子との間に接続されて両者を容量結
   合する容量性素子と、前記出力端子に接続され出力端子
   に直流成分を付加する電圧供給手段と、前記出力端子と
   電圧源との間に接続された整流素子と、前記入力端子か
   らの入力信号が正常レベルを超えて前記整流素子が導通
   した場合にその整流素子を流れる電流を検出して積分す
   る積分手段と、前記入力信号が正常レベル以下に低下し
   た場合に前記積分手段の積分値に基き定まる電流を前記
   出力端子に注入する電流供給手段と、を有することを特
   徴とする容量結合回路。