JPH0115202B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はラテラルPNPトランジスタによつて
構成されるカレントミラー回路に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a current mirror circuit constituted by lateral PNP transistors.

従来よりカレントミラー回路は、オペアンプ、
コンパレータ、Ａ／Ｄ、Ｄ／Ａ変換器などのアナ
ログ回路に用いられており、バイアス回路、信号
伝達回路、又アクテイブロード回路として有効で
ある。 Traditionally, current mirror circuits have been used with operational amplifiers,
It is used in analog circuits such as comparators, A/D and D/A converters, and is effective as bias circuits, signal transmission circuits, and active load circuits.

第１図ａは、PNPトランジスタを使用したカ
レントミラーの簡単な表記法であり端子２は入
力、端子３は出力端子を表わす。ブロツク１は、
トランジスタと抵抗で構成されるミラー回路、
V₁は電源、４はGNDを、I₁は入力電流、I₂は出
力電流を表わす。I₁とI₂の電流比は、ブロツク１
内のトランジスタのデイメンシヨン、抵抗値を調
整する事により所望の比に設定できる。第１図ｂ
は、ミラー回路の具体的な構成の一例を示す。第
１図(1)と対応する部分は同じ記号で表わされてい
る。R₁、R₂はI₁とI₂の比を決定する為の抵抗、Q₁
〜Q₄はPNPトランジスタを表わす。今、簡単に
R₁とR₂の比が１、Q₁〜Q₄のトランジスタがすべ
て同じ大きさでありかつhfeが同一であるとする
と仮定すると、入力I₁と出力I₂の比は、次のよう
になる。 Figure 1a shows a simple representation of a current mirror using PNP transistors, with terminal 2 representing the input and terminal 3 representing the output terminal. Block 1 is
A mirror circuit consisting of a transistor and a resistor,
V ₁ represents the power supply, 4 represents the GND, I ₁ represents the input current, and I ₂ represents the output current. The current ratio of I ₁ and I ₂ is
The desired ratio can be set by adjusting the dimension and resistance value of the transistors inside. Figure 1b
shows an example of a specific configuration of a mirror circuit. Parts corresponding to those in FIG. 1(1) are represented by the same symbols. R ₁ and R ₂ are resistances to determine the ratio of I ₁ and I ₂ , Q ₁
~Q ₄ represents a PNP transistor. Now easily
Assuming that the ratio of R ₁ to R ₂ is 1 and that the transistors Q ₁ to _{Q 4} are all the same size and have the same hfe, the ratio of the input I ₁ to the output I ₂ is Become.

I₂／I₁＝１−２／hf²e＋2hfe＋２ (1) 通常hfeは50以上あるので(1)式の第２項の誤差
は、0.0008即ち0.08％で極めて小さく無視できる
ので入力電流I₁の流れる方向を全く反転してしか
も同一の値でもつてI₂に出力できる。しかしなが
ら、集積回路で一般に用いられるラテラルPNP
トランジスタで上記のカレントミラーを構成した
場合は、問題が生じる。第２図は、ラテラル
PNPの断面図を示す。図で５はエミツタ電極、
６はコレクタ電極、７はベース電極、８はN⁺拡
散ベース領域、９はＰ拡散コレクタ領域、１６は
同じくＰ拡散でエミツタ領域、１０はN^-エピ・
ベース領域である。又１５はＰ拡散絶縁領域、１
２はN⁺埋込領域、１３はＰ型基板領域、１１は
Ｎエピと絶縁領域の境界面、１４はＮエピとＰ型
基板との境界面を表わす。又、１７はエミツタよ
り注入されたホールを表わす。エミツタ１６から
注入されたホールは、大方がコレクタ９に到達す
るが、一部は境界面１１，１４を通過して、絶縁
領域から基板に漏れる。別な言い方をすれば基板
が第２のコレクターとして働く。漏れの程度は、
約２％であり、なお都合の悪い事に、この漏れ電
流はラテラルPNPトランジスタのコレクタ、エ
ミツタ電圧V_CEに大きく依存する。例えば、V_CE
を2Vから22V程度変化させると基板への漏れは、
１％程度減る。なぜならば、V_CEを増加させると
ベース・コレクタ間も同じだけ増加しベース・コ
レクタ間の電界が強くなる。この強電界により、
ベース・コレクタ間の空乏層がN^-エピ10領域へ
深く浸入し、エミツタより注入されたホールの基
板へ漏れる分が減少する。その減少分だけ、コレ
クタ９に到達する電流が増加するのである。I ₂ /I ₁ = 1-2/hf ² e + 2hfe + 2 (1) Since hfe is usually 50 or more, the error in the second term of equation (1) is 0.0008, or 0.08%, which is extremely small and can be _ignored . It is possible to completely reverse the flow direction and output the same value to _I2 . However, the lateral PNP commonly used in integrated circuits
A problem arises when the current mirror described above is constructed using transistors. Figure 2 shows the lateral
A cross-sectional view of PNP is shown. In the figure, 5 is the emitter electrode.
6 is a collector electrode, 7 is a base electrode, 8 is an N ⁺ diffused base region, 9 is a P diffused collector region, 16 is also a P diffused emitter region, 10 is an N ^- epitaxial region.
This is the base area. Further, 15 is a P diffusion insulating region, 1
2 represents an N ⁺ buried region, 13 a P type substrate region, 11 an interface between the N epi and insulating region, and 14 an interface between the N epi and P type substrate. Further, 17 represents a hole injected from the emitter. Most of the holes injected from the emitter 16 reach the collector 9, but some of them pass through the interfaces 11 and 14 and leak from the insulating region to the substrate. In other words, the substrate acts as a second collector. The degree of leakage is
This leakage current is approximately 2%, and unfortunately, this leakage current is highly dependent on the collector-emitter voltage V _CE of the lateral PNP transistor. For example, V _CE
If you change the voltage from 2V to 22V, the leakage to the board will be
It decreases by about 1%. This is because when V _CE increases, the field between the base and collector increases by the same amount, and the electric field between the base and collector becomes stronger. This strong electric field causes
The depletion layer between the base and collector penetrates deeply into the N ^- epitaxial region, reducing the amount of holes injected from the emitter that leak into the substrate. The current reaching the collector 9 increases by the amount of decrease.

一般に第１図に述べたカレントミラーにおい
て、入出力端子間の電圧は大きく異なり、その差
は10〜20Vにも達する。従つて、第１図のカレン
トミラーにおいて、抵抗R₁とR₂の比精度、Q₁〜
Q₄のトランジスタ整合性をいくらよくしても、
仮に完全に整合がとれたとしても、上述したコレ
クタ・エミツタ間電圧差による基板への漏れ電流
が存在し、そのオーダが１％にも達するのでは、
高精度なミラー回路が構成できない事を意味し、
従来から大きな問題となつていた。第１図ｂでは
Q₁とQ₂のCE間電圧は約0.7Vで等しいが、Q₄が
0.7Vに対しQ₃のCE間電圧が10〜20Vにも達する。
入出力端子間のこの電圧差が問題なのである。 Generally, in the current mirror shown in FIG. 1, the voltages between the input and output terminals differ greatly, and the difference reaches 10 to 20V. Therefore, in the current mirror shown in Fig. 1, the relative accuracy of resistors R ₁ and R ₂ , Q ₁ ~
No matter how good the transistor matching of _Q4 is,
Even if perfect matching were achieved, there would still be leakage current to the board due to the voltage difference between the collector and emitter mentioned above, which could reach the order of 1%.
This means that a highly accurate mirror circuit cannot be constructed.
This has been a big problem for a long time. In Figure 1b
The CE voltages of Q ₁ and Q ₂ are approximately 0.7V and are equal, but Q ₄
The voltage between _Q3 and CE reaches 10 to 20V compared to 0.7V.
This voltage difference between the input and output terminals is the problem.

本発明は上述のようにミラー回路の入出力間電
圧が10〜20Vに達し、基板への漏れ電流差が生じ
ても、これを完全に補償し、高精度なミラー回路
を提供するものである。 As mentioned above, even if the input/output voltage of the mirror circuit reaches 10 to 20 V and a leakage current difference to the substrate occurs, the present invention completely compensates for this and provides a highly accurate mirror circuit. .

第３図に本発明を示す。２５はラテラルPNP
を使用しているカレントミラー回路、２６は
NPNトランジスタを使用したカレントミラー回
路であり例えば第４図の如き構成が考えられる。
対応を明確する為に第３図と対応するところは同
じ記号で表わしてある。電源V₃に同じ電流増幅
率h_feをもつNPNトランジスタQ₅とQ₆とのエミツ
タを接続し、これらNPNトランジスタQ₅とQ₆の
ベース同志とNPNトランジスタQ₅のコレクタと
を共通に接続し、NPNトランジスタQ₅のコレク
タ・ベース共通接続点を入力端子２２、NPNト
ランジスタQ₆のコレクタを出力端子２３として
いる。これらNPNトランジスタQ₅とQ₆の電流増
幅率h_feが十分大きいと入力電流I₅と出力電流I₆と
はほぼ等しくなる。またNPNトランジスタQ₅と
Q₆とは通常縦型トランジスタで形成されるので
基板への漏れ電流はない。今、電流源I₃がカレン
トミラー入力端子３６に入り出力端子３５より流
れ出て、電源V₄に入る電流I₁₁をI₃にできるだけ
一致させたい場合を考える。前述したように端子
３６と３５の電位差は大きいので端子３５より流
れ出る電流I₇は、I₃と比し、基板に漏れる電流が
減つた分だけ大きい。又カレントミラー２６に供
給される電圧V₃をV₄により約0.7V下げておけば
端子２２，２３の電圧はほぼ等しい。従つてカレ
ントミラー２５の第２の出力端子３４より流れ出
る電流I₈はI₇と等しい。前述のCE間電圧差による
カレントミラーの出力端子電流差をεとおくと、
（ε＞０）I₇、I₃、I₈は次のような関係にある。 The invention is illustrated in FIG. 25 is lateral PNP
The current mirror circuit using 26 is
It is a current mirror circuit using NPN transistors, and a configuration as shown in FIG. 4, for example, can be considered.
In order to clarify the correspondence, the parts corresponding to those in Fig. 3 are indicated by the same symbols. Connect the emitters of NPN transistors Q ₅ and Q 6 with the same current amplification factor h _fe to the power supply V ₃ , and connect the bases of these NPN transistors Q ₅ and _{Q 6 and} the collector of NPN transistor Q ₅ in common. , the collector-base common connection point of the NPN transistor Q ₅ is used as an input terminal 22, and the collector of the NPN transistor Q ₆ is used as an output terminal 23. If the current amplification factor h _fe of these NPN transistors Q ₅ and Q ₆ is sufficiently large, the input current I ₅ and the output current I ₆ will be approximately equal. Also with NPN transistor _Q5
Q6 is usually formed with a vertical transistor, so there is no leakage current to the substrate. Now, consider the case where it is desired that the current source I ₃ enters the current mirror input terminal 36 and flows out from the output terminal 35, and the current I ₁₁ entering the power supply V ₄ is made to match I ₃ as much as possible. As mentioned above, since the potential difference between the terminals 36 and 35 is large, the current I ₇ flowing out from the terminal 35 is larger than I ₃ by the amount of current leaking into the substrate. Furthermore, if the voltage V ₃ supplied to the current mirror 26 is lowered by about 0.7V by V ₄ , the voltages at the terminals 22 and 23 will be approximately equal. Therefore, the current I ₈ flowing out from the second output terminal 34 of the current mirror 25 is equal to I ₇ . Letting the output terminal current difference of the current mirror due to the voltage difference between CE mentioned above as ε,
(ε>0) I ₇ , I ₃ , and I ₈ have the following relationship.

I₇＝I₃＋ε (2) I₈＝I₃＋ε (3) 又、I₃と同じ値の電流I₄を端子２２に流す。こ
れは、NPNトランジスタを用いたカレントミラ
ーで容易に構成できる。するとカレントミラー２
６に流れ込む電流I₅は、次のようになる。 I ₇ = I ₃ + ε (2) I ₈ = I ₃ + ε (3) Also, a current I ₄ having the same value as I ₃ is caused to flow through the terminal 22. This can be easily constructed with a current mirror using an NPN transistor. Then current mirror 2
The current I ₅ flowing into 6 is as follows.

I₅＝I₈−I₄ (4) ＝ε (5) カレントミラーの性質より I₅＝I₆ (6) なのでI₁₁は次のようになる。 I ₅ = I ₈ − I ₄ (4) = ε (5) From the properties of the current mirror, I ₅ = I ₆ (6), so I ₁₁ becomes as follows.

I₁₁＝I₇−I₆ (7) ＝I₃＋ε−ε (8) ＝I₃ (9) 即ち当初、所望のI₃と全く同一の値が得られ
る。説明が遅れたが第３図中、２出力端子を有す
るカレントミラー２５は第５図に示すように第１
図の構成を少し変更すれば、容易に構成できる。
第３図と対応するものは同一の記号で表わしてい
る。R₃〜R₅は値が同一の抵抗、Q₇〜Q₁₂は同一形
状のラテラルPNPトランジスタ、D₁はダイオー
ド、Q₁₃，Q₁₄はバーテイカルPNPでV^-は最低電
位を表わす。ラテラルPNPトランジスタQ₇，
Q₈，Q₉の各ベースは共通に接続され、各エミツ
タはそれぞれ抵抗R₃，R₄，R₅を介して正の電源
V₂に接続されている。また、これらラテラル
PNPトランジスタQ₇，Q₈，Q₉の各コレクタはや
はりベースが共通に接続されたラテラルPNPト
ランジスタQ₁₀，Q₁₁，Q₁₂の各エミツタにそれぞ
れ接続されており、ラテラルNPNトランジスタ
Q₁₂のベース・コレクタ間にはラテラルPNPトラ
ンジスタQ₁₄のベース・エミツタ間が接続されて
いる。このラテラルPNPトランジスタQ₁₂のコレ
クタはラテラルPNPトランジスタQ₁₃のベース・
エミツタ接合とダイオードD₁を介してラテラル
PNPトランジスタQ₇，Q₈，Q₉の共通ベース接続
点に接続されている。ラテラルPNPトランジス
タQ₁₃とQ₁₄とのコレクタは共に相対的に負の電
源V^-に接続されている。ラテラルPNPトランジ
スタQ₁₂のコレクタは入力端子３６として入力電
流I₃を受けている。ラテラルPNPトランジスタ
Q₁₁とQ₁₀との各コレクタはそれぞれ第１および
第２の出力端子３５，３４に接続されている。構
成トランジスタはラテラルPNPトランジスタで
あるので、基板への漏れ電流が生じ、入力電流I₃
と出力電流I₇，I₈とは必ずしも等しくならない
が、出力電流I₇とI₈とは等しくなる。 I ₁₁ = I ₇ −I ₆ (7) = I ₃ +ε−ε (8) = I ₃ (9) That is, initially, exactly the same value as the desired I ₃ is obtained. Although the explanation is delayed, the current mirror 25 having two output terminals in FIG.
It can be easily configured by slightly changing the configuration of the diagram.
Components corresponding to those in FIG. 3 are represented by the same symbols. R ₃ to _{R 5} are resistors of the same value, Q ₇ to _{Q 12} are lateral PNP transistors of the same shape, D ₁ is a diode, Q ₁₃ and Q ₁₄ are vertical PNP, and V ⁻ represents the lowest potential. Lateral PNP transistor _Q7 ,
The bases of Q ₈ and Q ₉ are connected in common, and each emitter is connected to the positive power supply through resistors R ₃ , R ₄ , and R ₅ , respectively.
Connected to _V2 . Also, these lateral
The collectors of the PNP transistors Q ₇ , Q ₈ , and Q ₉ are respectively connected to the emitters of the lateral PNP transistors Q ₁₀ , Q ₁₁ , and Q ₁₂ whose bases are also connected in common.
The base and emitter of a lateral PNP transistor _Q14 is connected between the base and collector of _Q12 . The collector of this lateral PNP transistor Q ₁₂ is the base of lateral PNP transistor Q ₁₃ .
Lateral through emitter junction and diode _D1
It is connected to the common base connection point of PNP transistors Q ₇ , Q ₈ , and Q ₉ . The collectors of lateral PNP transistors _Q13 and _Q14 are both connected to a relatively negative power supply ^V- . The collector of the lateral PNP transistor Q ₁₂ receives an input current I ₃ as an input terminal 36 . Lateral PNP transistor
The collectors of Q ₁₁ and Q ₁₀ are connected to first and second output terminals 35 and 34, respectively. Since the constituent transistors are lateral PNP transistors, there will be leakage current to the substrate and the input current I ₃
Although the output currents I ₇ and I ₈ are not necessarily equal, the output currents I ₇ and I ₈ are equal.

従つて、第３図に第４図および第５図のカレン
トミラー回路を適用すると、第５頁20行目から第
７頁８行目で説明したように、入力電流I₃と出力
電流I₁₁とはラテラルトランジスタの基板への漏
洩電流にかかわらず等しくなる。又、今までの説
明はカレントミラー回路の入出力電流比が１：１
の場合についてに限つたが、本発明が、入出力電
流比が１：ｎ（ｎは実数）の場合にも有効である
事は言うまでもない。即ちカレントミラー比を決
定する抵抗比（第１図のR₁＝R₂）を１：ｎに選
びかつQ₁とQ₂，Q₃とQ₄のデイメンシヨン比を
ｎ：１に選べばよい。 Therefore, when the current mirror circuits of FIGS. 4 and 5 are applied to FIG. 3, the input current I ₃ and the output current I ₁₁ are is the same regardless of the leakage current to the substrate of the lateral transistor. Also, the explanation so far has been based on the assumption that the input/output current ratio of the current mirror circuit is 1:1.
However, it goes without saying that the present invention is also effective when the input/output current ratio is 1:n (n is a real number). That is, the resistance ratio (R ₁ =R ₂ in FIG. 1) that determines the current mirror ratio is selected to be 1:n, and the dimension ratio of Q ₁ and Q ₂ and Q ₃ and Q ₄ is selected to be n:1.

こうして本発明は、モノリシツクICの構造に
帰因する。一見、どう補償する事もできないラテ
ラルPNPの基板への漏れ電流を、カレントミラ
ーを巧みに使用し、回路的に補償する事を可能に
した。これにより高精度な、ラテラルNPNカレ
ントミラーが提供できた。 The invention thus relies on the construction of a monolithic IC. By skillfully using a current mirror, we have made it possible to compensate for the leakage current to the lateral PNP substrate, which at first glance seems impossible to compensate for, using a circuit. This enabled us to provide a highly accurate lateral NPN current mirror.

【図面の簡単な説明】[Brief explanation of drawings]

第１図ａはPNPカレントミラー図、第１図ｂ
はミラー回路の一例を示す図、第２図はラテラル
PNPトランジスタの断面図、第３図は本発明の
カレントミラー回路ブロツク図、第４図は第３図
中NPNカレントミラー回路２６の一例を示す図、
第５図は第３図中ラテラルPNPカレントミラー
回路２５の回路の一例を示す図である。 Q₁〜Q₄……トランジスタ。 Figure 1a is a PNP current mirror diagram, Figure 1b
is a diagram showing an example of a mirror circuit, and Figure 2 is a diagram showing an example of a mirror circuit.
A cross-sectional view of a PNP transistor, FIG. 3 is a block diagram of the current mirror circuit of the present invention, and FIG. 4 is a diagram showing an example of the NPN current mirror circuit 26 in FIG.
FIG. 5 is a diagram showing an example of the lateral PNP current mirror circuit 25 in FIG. 3. _Q1 to _Q4 ...transistors.

Claims (1)

【特許請求の範囲】[Claims] １ 一方の電源に共通端子が接続され、入力端子
に入力電流を受け、同じ電流値の出力電流を生じ
る第１および第２の出力端子を有する横型トラン
ジスタを含んで構成される第１のカレントミラー
回路と、他方の電源ラインに共通端子が接続さ
れ、出力端子に前記第１のカレントミラー回路の
前記第１の出力端子が接続され、入力端子に前記
第１のカレントミラー回路の前記第２の出力端子
が接続されて横型トランジスタを含まずに構成さ
れる第２のカレントミラー回路と、前記第１のカ
レントミラー回路の前記第２の出力端子と前記第
１のカレントミラー回路の前記入力端子との接続
点に前記入力電流と等しい電流を供給する手段
と、前記第１のカレントミラー回路の前記第１の
出力端子と前記第２のカレントミラー回路の前記
出力端子との接続点から出力電流を取り出す手段
とを含むことを特徴とするカレントミラー回路。1. A first current mirror configured to include a horizontal transistor having a common terminal connected to one power source, receiving an input current at an input terminal, and having first and second output terminals that produce an output current of the same current value. A common terminal is connected to the circuit and the other power supply line, an output terminal is connected to the first output terminal of the first current mirror circuit, and an input terminal is connected to the second output terminal of the first current mirror circuit. a second current mirror circuit configured without a lateral transistor to which an output terminal is connected; the second output terminal of the first current mirror circuit and the input terminal of the first current mirror circuit; means for supplying a current equal to the input current to a connection point between the first output terminal of the first current mirror circuit and the output terminal of the second current mirror circuit; A current mirror circuit comprising a means for taking out the current mirror.