JPH0114936Y2 - - Google Patents

Description

【考案の詳細な説明】 本考案はモータの制御等においてFG（周波数発
電機）信号の周波数があるレベルに達したことを
検出するための検出回路の改良に関するものであ
る。[Detailed Description of the Invention] The present invention relates to an improvement of a detection circuit for detecting when the frequency of an FG (frequency generator) signal has reached a certain level in motor control or the like.

一般に、モータの始動時の制御において、始動
時間を短かくし、オーバシユートを低減させるた
め、目標速度に対してモータの速度があるレベル
に達したことを検出し、制御状態を切替える必要
が生ずることがある。そのための速度検出回路と
して、第１図に示すようなFG周波数検出回路が
ある。 Generally, when controlling a motor when starting, in order to shorten the starting time and reduce overshoot, it is sometimes necessary to detect when the motor speed has reached a certain level relative to the target speed and switch the control state. be. As a speed detection circuit for this purpose, there is an FG frequency detection circuit as shown in FIG.

第１図において、１，２および３はプリセツト
可能なカウンタで、４はカウンタ１，２および３
のカウント値をプリセツトするためのROMで、
図に示す丸印の値がカウンタにプリセツトされ
る。カウンタ１はモータのFGからの信号Ｆが入
力されると、クロツクパルスCKのカウントを開
始しROM４のアドレスa₁……a_nのいずれかで指
定されプリセツトされた値をカウントした後その
動作を停止する。第２図１および２はその動作を
示す。 In FIG. 1, 1, 2, and 3 are presettable counters, and 4 is the counter 1, 2, and 3.
ROM for presetting the count value of
The values marked with circles in the figure are preset in the counter. When the signal F from the motor's FG is input, the counter 1 starts counting the clock pulse CK and stops its operation after counting the preset value specified by one of the addresses _a1 ... _an of the ROM4. do. FIGS. 1 and 2 illustrate its operation.

つぎにカウンタ２はカウンタ１の動作停止の立
下りでクロツクパルスCKのカウントを開始し、
カウンタ１と同様にROM４によりプリセツトさ
れた値をカウントした後その動作を停止する。こ
の動作を第２図３に示す。 Next, counter 2 starts counting the clock pulse CK at the falling edge when counter 1 stops operating.
Similar to counter 1, after counting the value preset by ROM 4, it stops its operation. This operation is shown in FIG. 2.

カウンタ３はカウンタ２の動作停止の立下りで
クロツクパルスCKのカウントを開始し、カウン
タ１および２と同様の動作をする。もしカウンタ
３へのプリセツト信号が、第１図に示すように上
位へｎビツトだけシフトした状態に接続されるな
らばカウンタ３へのプリセツト値は他のカウンタ
に比べて1/2ｎとなる。カウンタ３の動作時間を
第２図に示すようにT_O／ｋと仮定する。 Counter 3 starts counting the clock pulse CK at the falling edge when counter 2 stops operating, and operates in the same way as counters 1 and 2. If the preset signal to counter 3 is connected to the state shifted by n bits to the higher order as shown in FIG. 1, the preset value to counter 3 will be 1/2n compared to the other counters. Assume that the operating time of the counter 3 is T _O /k as shown in FIG.

第１図においてAND回路５はカウンタ１およ
び３の出力Q₁およびQ₃のAND出力を得るもの
で、この出力が得られる場合はT_F≦T_O＋T_O／ｋで ある。基準周波数を_O＝１／T_O、FG周波数を_F
＝１／T_Fとすると、AND出力により_F≧_O
（ｋ／ｋ＋１）として、FG周波数が基準周波数の ｋ／ｋ＋１のレベルに達したことが検出される。 In FIG. 1, the AND circuit 5 obtains the AND output of the outputs Q ₁ and Q ₃ of the counters 1 and 3, and when this output is obtained, T _F ≦T _O +T _O /k. The reference frequency is _O = 1/T _O , the FG frequency is _F
If = 1/T _F , _F ≧ _O by AND output
(k/k+1), it is detected that the FG frequency has reached the level of the reference frequency k/k+1.

第３図は、モータの始動時におけるFGの周波
数の変化を示したものである。同図において、_O
を設定回転数におけるFG周波数とすると、上述
のように、_Oｋ／ｋ＋１に達したことが検出され
る。設定回転数を低くするためには、ROMのア
ドレスを変えてカウンタ１，２のプリセツト値を
大きくして周期T_Oを大きくする。この場合にも
カウンタ３のプリセツト値も同時に変わる。この
ときの設定回転数におけるFG周波数を_O′とする
と、同様にして_Oｋ／ｋ＋１なる周波数が検出で
き基準の周波数と検出レベルとの差は一定比率
ｋ／ｋ＋１となる。 FIG. 3 shows the change in FG frequency when the motor starts. In the same figure, _O
Assuming that the FG frequency at the set rotation speed is the FG frequency at the set rotation speed, it is detected that _O k/k+1 has been reached, as described above. In order to lower the set rotation speed, change the ROM address and increase the preset values of counters 1 and 2 to increase the period _T0 . In this case as well, the preset value of the counter 3 changes at the same time. If the FG frequency at the set rotational speed at this time is _O ', a frequency of _O k/k+1 can be detected in the same way, and the difference between the reference frequency and the detection level is a constant ratio k/k+1.

低い設定回転数において、同じ比率の検出レベ
ルで検出し、制御回路の制御状態を変える操作を
行なうと、FGのパルスが少ないために生ずる検
出遅れ、制御回路の遅れ等によりオーバシユート
を生ずる。この欠点をなくするためには、設定回
転数を下げたときに、同一比率の検出レベルより
さらに低いレベルで検出できるようにする必要が
ある。このためには、ROMのアドレスを切替え
ると同時に、カウンタ３のプリセツト値を切替え
ればよいが、切替回路が複雑になる欠点がある。 At a low set rotation speed, if detection is performed at the same ratio of detection level and an operation is performed to change the control state of the control circuit, an overshoot will occur due to a detection delay caused by the small number of FG pulses, a delay in the control circuit, etc. In order to eliminate this drawback, it is necessary to enable detection at a lower level than the detection level for the same ratio when the set rotational speed is lowered. For this purpose, the preset value of the counter 3 may be switched at the same time as the address of the ROM is switched, but this has the drawback that the switching circuit becomes complicated.

本考案はこの欠点をなくし、簡単な回路により
設定回転数を下げたとき、FG周波数の検出レベ
ルをより低めることにより、モータ始動時におけ
るオーバシユートを低減させる周波数検出回路を
提供することを目的とする。 The purpose of the present invention is to eliminate this drawback and provide a frequency detection circuit that reduces overshoot when starting the motor by lowering the detection level of the FG frequency when the set rotation speed is lowered using a simple circuit. .

第４図は本考案の実施例を示す。同図において
第１図と同一番号で示す部分は同一動作をする。
第１図と異なるところは、クロツクパルスCKの
分周回路６と、クロツクパルスの切替回路７が付
加されたことである。以下この動作について説明
する。第１クロツクパルスCKは一方ではそのま
ま切替回路に入力し、他方は分周回路６に入力
し、分周された出力、第２クロツクパルスは切替
回路７に入力される。ROM４の出力によりカウ
ンタ１，２のプリセツト値が大きくなり、設定回
転数が低くなつたとき、分周回路６により分周さ
れた第２クロツクパルスを切替回路７により選択
し、カウンタ３に入力する。したがつて、カウン
タ３の動作は、プリセツト値が同一であるが、ク
ロツクパルスが分周されているため動作時間が長
くなり、第２図４に破線で示すようになる。同図
では第１クロツクパルスを1/2分周した場合につ
いて示し、動作時間は2T_O／ｋとなる。したがつ
て、周波数検出レベルは第３図に示すように
k_O′／ｋ＋２となり、より低い検出レベルとな
る。 FIG. 4 shows an embodiment of the invention. In this figure, parts indicated by the same numbers as in FIG. 1 operate in the same way.
The difference from FIG. 1 is that a clock pulse CK frequency dividing circuit 6 and a clock pulse switching circuit 7 are added. This operation will be explained below. One of the first clock pulses CK is input as is to the switching circuit, the other is input to the frequency dividing circuit 6, and the frequency-divided output, the second clock pulse, is input to the switching circuit 7. When the preset values of the counters 1 and 2 become larger due to the output of the ROM 4 and the set rotational speed becomes lower, the second clock pulse frequency-divided by the frequency dividing circuit 6 is selected by the switching circuit 7 and inputted to the counter 3. Therefore, although the preset value is the same, the operation time of the counter 3 is longer because the clock pulse is frequency-divided, as shown by the broken line in FIG. 2. The figure shows the case where the first clock pulse is divided by 1/2, and the operating time is 2T _O /k. Therefore, the frequency detection level is as shown in Figure 3.
k _O ′/k+2, resulting in a lower detection level.

ここで切替回路７の切替信号を、ROM４の最
上位ビツトによつて制御すれば、最上位ビツトが
ある場合、すなわち設定速度が低い場合、自動的
にクロツクパルスが切替えられる利点がある。 Here, if the switching signal of the switching circuit 7 is controlled by the most significant bit of the ROM 4, there is an advantage that the clock pulse can be automatically switched when the most significant bit is present, that is, when the set speed is low.

また最上位ビツトだけでなく、上位の複数ビツ
トを用いて同様の操作をすれば、さらに細かい設
定回転数の変化に応じて、検出レベルを変化させ
ることができる。 Furthermore, if a similar operation is performed using not only the most significant bit but also a plurality of upper bits, the detection level can be changed in accordance with even more detailed changes in the set rotation speed.

以上のように、本考案によれば、設定回転数を
下げた場合、検出レベル設定用のカウンタへのク
ロツクパルスを分周することにより、低い速度で
はより低い周波数検出レベルとし、FGの速度検
出遅れ、制御回路の遅れ等によるオーバシユート
を低減できる利点がある。 As described above, according to the present invention, when the set rotation speed is lowered, by dividing the clock pulse to the counter for setting the detection level, a lower frequency detection level is set at lower speeds, and the speed detection delay of the FG is reduced. , there is an advantage that overshoots due to delays in the control circuit can be reduced.

なお、クロツクパルスの切替回路の切替信号を
得るために、ROMの中に切替信号専用のビツト
を設けてもよいことはもちろんである。 Of course, in order to obtain a switching signal for the clock pulse switching circuit, a bit dedicated to the switching signal may be provided in the ROM.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は従来の周波数検出回路図、第２図、第
３図は本考案と従来例の動作説明図、第４図は本
考案の実施例を示す回路図である。 １……第１カウンタ、２……第２カウンタ、３
……第３カウンタ、４……ROM、５……AND回
路、６……分周回路、７……切替回路。 FIG. 1 is a conventional frequency detection circuit diagram, FIGS. 2 and 3 are operation explanatory diagrams of the present invention and the conventional example, and FIG. 4 is a circuit diagram showing an embodiment of the present invention. 1...First counter, 2...Second counter, 3
...Third counter, 4...ROM, 5...AND circuit, 6...divider circuit, 7...switching circuit.

Claims (1)

【実用新案登録請求の範囲】 (1) 被測定信号の入力により第１クロツクパルス
のカウントを開始し、プリセツトされた値をカ
ウントした後、その動作を停止する第１カウン
タと、前記第１カウンタの動作停止信号により
前記第１クロツクパルスのカウントを開始し、
プリセツトされた値をカウントした後その動作
を停止する第２カウンタと、前記第１クロツク
パルスを分周し第２クロツクパルスを発生する
クロツクパルスの分周回路と、前記分周回路の
出力パルスである第２クロツクパルスと前記第
１クロツクパルスが入力され、切替信号により
前記第２クロツクパルスと第１クロツクパルス
のいずれかを選択する切替回路と、前記第２カ
ウンタの動作停止信号により前記切替回路の出
力である前記第１または第２クロツクパルスの
カウントを開始し、プリセツトされた値をカウ
ントした後その動作を停止する第３カウンタ
と、選択された番地に書込まれた値を前記第
１、第２および第３カウンタにプリセツトする
ROMにより構成され、前記切替回路の切替信
号は、前記ROMに書込まれた値の上位ビツト
の状態により制御され、前記第１および第３カ
ウンタの出力信号のAND回路により被測定信
号の周波数を検出する周波数検出回路。 (2) 前記切替回路の切替信号は、前記ROMに書
込まれた値を選択されたとき、同時に選択され
るように設けられた切替制御用のビツトの状態
により制御される実用新案登録請求の範囲第１
項記載の周波数検出回路。[Claims for Utility Model Registration] (1) A first counter that starts counting first clock pulses upon input of a signal under test and stops its operation after counting a preset value; starting counting of the first clock pulses by an operation stop signal;
a second counter that stops its operation after counting a preset value; a clock pulse frequency divider circuit that divides the first clock pulse to generate a second clock pulse; and a second clock pulse that is the output pulse of the frequency divider circuit. a switching circuit which receives a clock pulse and the first clock pulse and selects either the second clock pulse or the first clock pulse according to a switching signal; and a switching circuit which selects either the second clock pulse or the first clock pulse according to a switching signal; or a third counter that starts counting the second clock pulse and stops its operation after counting the preset value; and a third counter that starts counting the second clock pulse and stops its operation after counting the preset value; Preset
The switching signal of the switching circuit is controlled by the state of the upper bit of the value written in the ROM, and the frequency of the signal under test is controlled by the AND circuit of the output signals of the first and third counters. Frequency detection circuit to detect. (2) The switching signal of the switching circuit is controlled by the state of a switching control bit provided to be selected at the same time when the value written in the ROM is selected. Range 1
Frequency detection circuit described in section.