JPH01147856A - Manufacture of semiconductor cmos device - Google Patents

Abstract

PURPOSE:To largely shorten steps by performing only twice of photolithography in case of forming the gate electrodes and source, drain regions of an N-channel element and a P-channel element. CONSTITUTION:Photolithography is conducted only twice in case of forming gate electrodes 12A, 12B and source, drain regions 14A, 14B, 18A, 18B of an N-channel element 8 and a P-channel element 9. Thus, steps are largely shortened. Simultaneously, since an insulator sidewall is no formed on the side face of the electrode 12b of the element 9 and the high concentration source, drain regions 21A, 21B of the element 9 are formed on the side faces of the electrode 12B itself in a self-alignment manner, the gm of the element 9 can be remarkably improved.

Description

【発明の詳細な説明】 〔目　次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする問題点 問題点を解決するための手段 作用 実施例 本発明の一実施例の工程断面図（第１図）発明の効果 〔概　要〕 ＣＭＯＳ半導体装置の製造方法、特にショートチャネル
化されるＣＭＯＳ半導体装置の製造方法に関し、 ＣＭＯＳ半導体装置全体としての動作速度の向上を図り
、且つ製造に際してのマスク工程を削減して工程を簡略
化して製造手番の短縮を図ることを目的とし、 ｎチャネル素子のゲート電極を形成する際同時にｐチャ
ネル素子形成領域上に該ゲート電極材料による被覆パタ
ーンを形成して第１のｎ型不純物の導入を行い該ゲート
電極の側面に自己整合するｎ型低濃度のソース及びドレ
イン領域を形成する工程と、該被覆パターンを残した侭
で該ｎチャネル素子のゲート電極の側面に絶縁膜サイド
ウオールを形成した後筒２のｎ型不純物の導入を行って
該絶縁膜サイドウオールの端面に自己整合するｎ型高濃
度のソース及びドレイン領域を形成する工程と、フォト
リソグラフィにより前記被覆パターンからｐチャネル素
子のゲート電極を形成する際にｎチャネル素子形成領域
上を覆うレジスト被覆パターンを形成してｐ型不純物の
導入を行い該ｐチャネル素子のゲート電極の側面に自己
整合するｐ型高不純物濃度のソース及びドレイン領域を
形成する工程とを含んで構成する。[Detailed Description of the Invention] [Table of Contents] Overview Industrial Application Fields Conventional Technology Problems to be Solved by the Invention Means for Solving Problems Action Embodiment Process cross-sectional diagram of an embodiment of the present invention ( Figure 1) Effects of the invention [Summary] Regarding the manufacturing method of a CMOS semiconductor device, especially a short-channel CMOS semiconductor device, it is possible to improve the operating speed of the entire CMOS semiconductor device, and to improve the mask during manufacturing. In order to reduce the number of steps, simplify the process, and shorten the manufacturing time, a covering pattern of the gate electrode material is formed on the p-channel device formation region at the same time as the gate electrode of the n-channel device is formed. a step of introducing a first n-type impurity to form an n-type low concentration source and drain region self-aligned with the side surface of the gate electrode; and a step of forming a gate electrode of the n-channel device while leaving the covering pattern. After forming an insulating film sidewall on the side wall of the cylinder 2, an n-type impurity is introduced into the cylinder 2 to form an n-type high concentration source and drain region that is self-aligned with the end face of the insulating film sidewall, and photolithography is performed. When forming the gate electrode of a p-channel device from the coating pattern, a resist coating pattern is formed to cover the n-channel device formation region, and p-type impurities are introduced to self-align with the side surfaces of the gate electrode of the p-channel device. The structure includes a step of forming p-type high impurity concentration source and drain regions.

〔産業上の利用分野〕[Industrial application field]

本発明はＣＭＯＳ半導体装置の製造方法、特にショート
チャネル化されるＣＭＯＳ半導体装置の製造方法に関す
る。The present invention relates to a method of manufacturing a CMOS semiconductor device, and particularly to a method of manufacturing a CMOS semiconductor device that is short-channeled.

高集積化され大規模化される０ＭＯ３Ｉ　Ｃにおいては
、配線幅の縮小、配線長の増大に伴う動作速度の低下を
補うためにショートチャネル化が進められている。In OMO3 ICs, which are becoming more highly integrated and larger in scale, short channels are being developed to compensate for the decrease in operating speed due to reduction in wiring width and increase in wiring length.

ＭＯＳＦＥＴにおいてはショートチャネル化が進み、ソ
ース−ドレイン間の距離が縮小され、これに伴うソース
−ドレイン間の電界強度の増大によってチャネル領域に
高エネルギーを持ったホットキャリアが発生し、該ホッ
トキャリアがその高エネルギーによってゲート絶縁膜中
に浸入し、蓄積されて、経時的に該ＭＯＳ　Ｆ　ＥＴの
閾値電圧を増大させ、且つｇｍ（相互コンダクタンス）
の低下を招くという問題がある。In MOSFETs, short channels are progressing, the distance between the source and drain is reduced, and the accompanying increase in the electric field strength between the source and drain generates hot carriers with high energy in the channel region. Due to its high energy, it penetrates into the gate insulating film and accumulates, increasing the threshold voltage of the MOSFET over time and increasing the gm (mutual conductance).
There is a problem in that it causes a decrease in

そこでソース−ドレイン間の電界強度を低減させてホッ
トキャリアの発生を抑制する手段としてチャネル領域と
高不純物濃度のソース及びドレイン領域との間に低不純
物濃度のソース及びドレイン領域を介在せしめたＬ　Ｄ
　Ｄ　（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒ−ａｉｎ）
構造のＣＭＯＳ半導体装置が提案されているが、このＬ
ＤＤ構造のＣＭＯＳ半導体装置においては、上記低不純
物濃度のソース、ドレイン領域の高抵抗によってｇｍ（
相互コンダクタンス）を高くとることができないという
問題があり、特にｐチャネル素子でのｇｍの向上が期待
できないということもあって、改善が要望されている。Therefore, as a means to reduce the electric field strength between the source and drain and suppress the generation of hot carriers, a low impurity concentration source and drain region is interposed between the channel region and a high impurity concentration source and drain region.
D (Lightly Doped Dr-ain)
A CMOS semiconductor device with a structure has been proposed, but this L
In a DD structure CMOS semiconductor device, gm(
There is a problem that it is not possible to obtain a high mutual conductance (transconductance), and in particular, it is difficult to expect an improvement in gm in a p-channel element, so improvements are desired.

また製造工程も非常に複雑なので、簡略化が要望されて
いる 〔従来の技術〕 従来のＬＤＤ構造のＣＭＯＳ半導体装置は以下に第２図
（ａ）〜（ｈ）を参照して説明する方法によって形成さ
れていた。Furthermore, since the manufacturing process is very complicated, there is a demand for simplification. [Prior Art] A conventional CMOS semiconductor device with an LDD structure is manufactured by the method described below with reference to FIGS. 2(a) to (h). had been formed.

第２図（ａｌ参照 即ち通常の方法により、例えばｐ−型シリコン基板上に
ｐ−型ウェル２及びｎ−型ウェル３が形成され、下部に
ｐ型チャネルストッパ４或いはｎ型チャネルストッパ５
を有するフィールド酸化膜６の開孔によってｐウェルコ
ンタクト形成領域７、ｎチャネル素子形成領域８、ｐチ
ャネル素子形成領域９、ｎウェルコンタクト形成領域１
０が画定表出されたツインタブ構造の被加工基板を用い
、シリコンが表出する上記領域上にゲート酸化膜１１を
形成した後、該基板上に導電体膜として、導電性を付与
した多結晶シリコン膜１２を形成する。In other words, a p-type well 2 and an n-type well 3 are formed on, for example, a p-type silicon substrate by a conventional method, and a p-type channel stopper 4 or an n-type channel stopper 5 is formed at the bottom.
P-well contact formation region 7, n-channel element formation region 8, p-channel element formation region 9, and n-well contact formation region 1 are
After forming a gate oxide film 11 on the area where silicon is exposed using a workpiece substrate having a twin tab structure in which 0 is defined and exposed, a polycrystalline film imparted with conductivity is formed on the substrate as a conductive film. A silicon film 12 is formed.

第２回申）参照 次いで第１のマスクを用いるフォトプロセスにより該多
結晶シリコン膜１２上にｎチャネル素子及びｐチャネル
素子のゲート電極形状に対応するレジストパターン５１
Ａ及び５１Ｂを形成し、該レジストパターンをマスクに
しドライエツチング処理によりｎチャネル素子に用いら
れる第１の多結晶シリコンゲート電極１２Ａ及びｐチャ
ネル素子に用いられる第２のゲート電極１２Ｂを形成す
る。Refer to the second article) Then, a resist pattern 51 corresponding to the shape of the gate electrodes of the n-channel device and the p-channel device is formed on the polycrystalline silicon film 12 by a photo process using a first mask.
A and 51B are formed, and a first polycrystalline silicon gate electrode 12A used for an n-channel device and a second gate electrode 12B used for a p-channel device are formed by dry etching using the resist pattern as a mask.

第２図（ｅ）参照 次いで上記レジストパターン５１Ａ及び５１Ｂを除去し
た後、第２のマスクに整合して該基板上にｐウェルコン
タクト形成領域７及びｐチャネル素子形成領域９を選択
的に覆うレジストパターン５２Ａ及び５２Ｂを形成した
後、該基板面に該レジストパターン５２八、５２Ｂ　、
第１のゲート電極１２Ａ及びフィールド酸化膜６をマス
クにし例えばｅ（ｐｏ）を低濃度にイオン注入し、第１
のゲート電極１２Ａの側面に整合した低濃度Ｐ４注入領
域１１４Ａ、　１１４Ｂ及びｎウェルコンタクトとなる
低濃度Ｐ゛注入領域１１４Ｃを形成する。Refer to FIG. 2(e) Next, after removing the resist patterns 51A and 51B, a resist is applied on the substrate to selectively cover the p-well contact formation region 7 and the p-channel element formation region 9 in alignment with the second mask. After forming the patterns 52A and 52B, the resist patterns 528, 52B,
Using the first gate electrode 12A and the field oxide film 6 as a mask, e(po) ions are implanted at a low concentration, and the first
Low concentration P4 implantation regions 114A, 114B aligned with the side surfaces of the gate electrode 12A and a low concentration P implantation region 114C serving as an n-well contact are formed.

第２図（ｄ）参照 次いで上記レジストパターン５２Ａ　、５２Ｂを除去し
た後、第３のマスクに整合して該基板上にｎチャネル素
子形成領域８及びｎウェルコンタクト形成領域１０を選
択的に覆うレジストパターン５３八、５３Ｂを形成した
後、該レジストパターン５３Ａ１５３Ｂ、第２のゲート
電極１２Ｂ及びフィールド酸化膜６をマスクにして例え
ば硼素（Ｂ″″）を低濃度にイオン注入で、第２のゲー
ト電極１２Ｂの側面に整合した低濃度Ｂ＋注入領域１２
１Ａ、１２１Ｂ及びｐウェルコンタクトとなる低濃度Ｂ
゛注大領域１２１Ｃを形成する。Referring to FIG. 2(d), after removing the resist patterns 52A and 52B, a resist is applied on the substrate to selectively cover the n-channel device formation region 8 and the n-well contact formation region 10 in alignment with the third mask. After forming the patterns 538 and 53B, using the resist pattern 53A153B, the second gate electrode 12B, and the field oxide film 6 as masks, for example, boron (B'') is ion-implanted at a low concentration to form the second gate electrode. Low concentration B+ implanted region 12 aligned with the sides of 12B
1A, 121B and low concentration B which becomes p-well contact
゛The large-note region 121C is formed.

第２図（ｅ）参照 次いで上記レジストパターン５３Ａ　、　５３Ｂを除去
し、表出するゲート酸化膜１１を除去し、シリコン表出
面に薄い酸化膜１５を形成した後、該基板上に気相成長
二酸化シリコン（ＣＶＤ−ＳｉＯ□）膜を被着し、リア
クティブイオンエツチング（ＲＩＥ）処理によるエッチ
バックを行ってゲート電極１２Ａ　、１２Ｂの側面にＳ
ｉＯ□サイドウオール１６を形成する。Refer to FIG. 2(e). Next, the resist patterns 53A and 53B are removed, the exposed gate oxide film 11 is removed, and a thin oxide film 15 is formed on the silicon exposed surface. A silicon (CVD-SiO□) film is deposited and etched back by reactive ion etching (RIE) to form S on the side surfaces of the gate electrodes 12A and 12B.
An iO□ sidewall 16 is formed.

第２図（ｆ）参照 次いで第４のマスクに整合して該基板上にｐウェルコン
タクト形成領域７及びｐチャネル素子形成領域９を選択
的に覆うレジストパターン５４Ａ及び５４Ｂを形成した
後、前記サイドウオール１６を有する第１のゲート電極
１２Ａ及びフィールド酸化膜６をマスクにして例えば砒
素（Ａｓ”　）を高濃度にイオン注入し、上記サイドウ
オール１６の端面に整合する高濃度Ａｓ”注入領域１１
８Ａ、　１１８Ｂ　　及び　ｎウェルコンタクトとなる
高濃度Ａｓ＋注入領域１１８Ｃを形成する。Referring to FIG. 2(f), resist patterns 54A and 54B are formed on the substrate in alignment with a fourth mask to selectively cover the p-well contact formation region 7 and the p-channel element formation region 9, and then the side Using the first gate electrode 12A having the wall 16 and the field oxide film 6 as a mask, for example, arsenic (As") is ion-implanted at a high concentration to form a high-concentration As" implanted region 11 that matches the end face of the side wall 16.
8A, 118B and a high concentration As+ implanted region 118C which will become an n-well contact.

第２図（ａ参照 次いで上記レジストパターン５４Ａ　、５４Ｂを除去し
た後、該基板上に第５のマスクに整合してｎチャネル素
子形成領域８及びｎウェルコンタクト形成領域１０を選
択的に覆うレジストパターン５５Ａ、５５Ｂを形成した
後、側面にＳｉｎ、サイドウオール１６を有する第２の
ゲート電極１２Ｂ及びフィールド酸化膜６をマスクにし
て例えば硼素（Ｂ゛）を高濃度にイオン注入して、第２
のゲート電極１２Ｂ側面のサイドウオール１６の端面に
整合した高濃度Ｂ゛注入領域１５６八、１５６Ｂ及びｐ
ウェルコンタクトとなる高濃度Ｂ°注入領域１５６Ｃを
形成する。FIG. 2 (a) Next, after removing the resist patterns 54A and 54B, a resist pattern is placed on the substrate that selectively covers the n-channel element formation region 8 and the n-well contact formation region 10 in alignment with the fifth mask. After forming 55A and 55B, for example, boron (B) is ion-implanted at a high concentration using the second gate electrode 12B having the sidewalls 16 and the field oxide film 6 as masks.
High concentration B implanted regions 1568, 156B and p aligned with the end face of the sidewall 16 on the side surface of the gate electrode 12B
A high concentration B° implantation region 156C that will become a well contact is formed.

第２図（ｈ）参照 次いでレジストパターン５５Ａ　、　５５Ｂを除去した
後、所要の温度による活性化処理を行い前記注入不純物
を活性化し、ｎ−型ソース領域１４Ａ　、　ｎ−型ドレ
イン領域１４Ｂ　、　ｎ“型ソース領域１８Ａ、ｎ“型
ドレイン領域１８Ｂ、、型ウエルコンタクト領域１８Ｃ
、ｐ−型ソース領域５６Ａ　、　ｐ−型ドレイン領域５
６Ｂ、ｐ”型ソース領域２１Ａ　Ｓｐ＋型ドレイン領域
２１ＢＳｐ”型ウェルコンタクト領域２１Ｃを形成する
。なおこの活性化処理は、後工程で該基板上に形成した
眉間絶縁膜をリフロー処理する際の熱処理で兼ねること
もある。Refer to FIG. 2(h). Next, after removing the resist patterns 55A and 55B, an activation process is performed at a required temperature to activate the implanted impurities, thereby forming an n-type source region 14A, an n-type drain region 14B, and n". type source region 18A, n" type drain region 18B, type well contact region 18C
, p-type source region 56A, p-type drain region 5
6B, p" type source region 21A Sp+ type drain region 21BS Sp" type well contact region 21C is formed. Note that this activation treatment may also serve as heat treatment during reflow treatment of the glabellar insulating film formed on the substrate in a later step.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

以上説明のように従来のＬＤＤ構造のＣＭＯＳ半導体装
置の製造方法においては、ゲート電極、低濃度ソース、
ドレイン領域、高濃度ソース、ドレイン領域の形成に際
して合計で５回のマスクコ−程が必要で、工程が複雑な
ために製造手番が長引くと同時に、該従来のＬＤＤ構造
のＣＭＯＳ半導体装置の製造方法によると、キャリアが
重量の大きい正孔であるためにホットキャリアが発生し
難いｐチャネル素子も図示のようにｎチャネル素子と同
様にＬＤＤ構造になり、高濃度のソース及びドレイン領
域とチャネル領域との間に高抵抗を有する低濃度のソー
ス及びドレイン領域が介在する構造になるために、該ｐ
チャネル素子のｇｍが低下して、該ＣＭＯＳ半導体装置
としての動作速度が低下するという問題があワた。As explained above, in the conventional method of manufacturing a CMOS semiconductor device with an LDD structure, the gate electrode, the low concentration source,
A total of five mask cycles are required to form the drain region, high-concentration source, and drain region, and the process is complicated, which lengthens the manufacturing time. According to , a p-channel device, in which hot carriers are difficult to generate because the carriers are holes with a large weight, has an LDD structure like an n-channel device, as shown in the figure, and has a high concentration source and drain region and a channel region. Because the structure has a low concentration source and drain region with high resistance between the p
The problem arises that the gm of the channel element decreases and the operating speed of the CMOS semiconductor device decreases.

そこで本発明は、ｐチャネル素子はチャネル領域と高濃
度のソース領域及びドレイン領域が直に接する構造にし
てｇｍを向上させ、ｎチャネル素子のみＬＤＤ構造にし
てホットキャリアの発生を防止することによってＣＭＯ
Ｓ半導体装置全体としての動作速度の向上を図り、且つ
製造に際してのマスク工程を削減して工程を簡略化し製
造手番の短縮を図ったＣＭＯＳ半導体装置の製造方法の
提供を目的とする。Therefore, in the present invention, the p-channel element has a structure in which the channel region and the highly doped source and drain regions are in direct contact to improve gm, and the n-channel element has an LDD structure to prevent the generation of hot carriers.
An object of the present invention is to provide a method for manufacturing a CMOS semiconductor device that improves the operating speed of the entire S semiconductor device, simplifies the process by eliminating mask steps during manufacturing, and shortens manufacturing steps.

〔問題点を解決するための手段〕[Means for solving problems]

上記問題点は、素子形成基体となるｐ型領域及びｎ型領
域を有し、該ｐ型基体の素子形成領域とコンタクト形成
領域、及び該ｎ型基体の素子形成領域とコンタクト形成
領域を画定表出する第１、第２、第３、第４の開孔を有
するフィールド絶縁膜が形成された半導体被加工基板の
、上記各開孔内に表出する半導体基体上にゲート絶縁膜
を形成する工程と、該被加工基板上に導電体膜を形成す
る工程と、第１のマスクに整合して該導電体膜をバター
ニングし、前記フィールド絶縁膜の第１の開孔上に延在
する第１のゲート電極と第３の開孔及び第２の開孔上を
覆う第１及び第２の被覆パターンを形成する工程と、該
フィールド絶縁膜の第１の開孔から該第１のゲート電極
をマスクにし第１のｎ型不純物を導入して該第１のゲー
ト電極に自己整合するｎ型低不純物濃度のソース及びド
レイン領域を形成する工程と、該第１のゲート電極の側
面に絶縁膜サイドウオールを形成する工程と、該フィー
ルド絶縁膜の第１の開孔から該絶縁膜サイドウオールを
有する第１のゲート電極をマスクにし第２のｎ型不純物
を導入して該絶縁膜サイドウオールの端面に自己整合す
るｎ型高不純物濃度のソース及びドレイン領域を形成す
ると共に、該第４の開孔から該第２のｎ型不純物を導入
してｎ型高不純物濃度基体コンタクト領域を形成する工
程と、第２のマスクに整合して該第１の被覆パターン上
に第２のゲート電極に対応する第１のレジストパターン
を形成すると共に、該フィールド絶縁膜の第１、第４の
開孔上を覆う第２、第３のレジストパターンを形成する
工程と、該第１のレジストパターンをマスクにし該第１
の被覆パターンを選択的にエツチング除去して該フィー
ルド絶縁膜の第３の開孔上に第２のゲート電極を形成す
ると共に、該第２の被覆パターンをエツチング除去する
工程と、該フィールド絶縁膜の第３の開孔から該第２の
ゲート電極をマスクにしｐ型不純物を導入して該第２の
ゲート電極の側面に自己整合するｐ型窩不純物濃度のソ
ース及びドレイン領域を形成すると共に、該第２の開孔
から該ｐ型不純物を導入してｐ型高不純物濃度基体コン
タクトｆＪ域を形成する工程とを有する本発明によるＣ
ＭＯ８Ｍ導体装置の製造方法により解決される。The above problem is that the device formation substrate has a p-type region and an n-type region, and the device formation region and contact formation region of the p-type substrate and the element formation region and contact formation region of the n-type substrate are defined in a table. forming a gate insulating film on a semiconductor substrate exposed in each of the openings of a semiconductor processing substrate on which a field insulating film having first, second, third, and fourth openings is formed; forming a conductive film on the processed substrate; patterning the conductive film in alignment with a first mask to extend over the first opening of the field insulating film; forming first and second covering patterns covering the first gate electrode, the third opening, and the second opening; A step of introducing a first n-type impurity using the electrode as a mask to form n-type low impurity concentration source and drain regions that are self-aligned with the first gate electrode, and insulating the side surfaces of the first gate electrode. forming a film sidewall, and introducing a second n-type impurity through a first opening in the field insulating film using the first gate electrode having the insulating film sidewall as a mask to form a second n-type impurity to form the insulating film sidewall; forming n-type high impurity concentration source and drain regions that are self-aligned with the end face of the substrate, and introducing the second n-type impurity through the fourth opening to form an n-type high impurity concentration substrate contact region. forming a first resist pattern corresponding to a second gate electrode on the first covering pattern in alignment with a second mask, and forming first and fourth openings in the field insulating film; a step of forming second and third resist patterns covering the top; and a step of forming second and third resist patterns covering the first resist pattern;
selectively etching away the covering pattern of the field insulating film to form a second gate electrode on the third opening of the field insulating film, and etching away the second covering pattern; Introducing a p-type impurity through a third opening of the second gate electrode using the second gate electrode as a mask to form source and drain regions having a p-type cavity impurity concentration that is self-aligned with the side surface of the second gate electrode, and C according to the present invention, comprising a step of introducing the p-type impurity through the second opening to form a p-type high impurity concentration substrate contact fJ region.
The problem is solved by a method of manufacturing an MO8M conductor device.

〔作　用〕[For production]

即ち本発明の方法においては、ｎチャネル素子の低不純
物濃度のソース及びドレイン領域形成のための不純物導
入を、第１のフォトリソグラフィによりパターニング形
成されたゲート電極の側面に整合し、且つ該ゲート電極
と一体のゲート電極材料膜から同時にパターニング形成
された被覆パターンでｐチャネル素子形成領域上及びｎ
ウェルコンタクト形成領域上を覆った状態で行い、ｎチ
ャネル素子の高濃度ソース領域及びドレイン領域形成の
ための不純物導入を、前記被覆パターンをその侭にした
状態でｎチャネル素子のゲート電極の側面に絶縁物サイ
ドウオールを形成し、該絶縁物サイドウオールの端面に
整合して行う。　そしてｐチャネル素子の高濃度ソース
領域及びドレイン領域を形成するための不純物導入を、
第２のフォトリソグラフィにより、ｐチャネル素子形成
領域上の被覆パターンからｐチャネル素子のゲート電極
をパターニング形成すると共にｎウェルコンタクト形成
領域上の被覆パターンを除去し、且つｎチャネル素子形
成領域及びｎウェルコンタクト形成領域上をレジスト膜
で覆った後に、上記ｐチャネル素子のゲート電極側面に
整合して行い、これと同時にｐウェルコンタクト形成領
域にもコンタク）　６Ｍ域影形成用ｐ型不純物の導入を
行う。That is, in the method of the present invention, impurity introduction for forming low impurity concentration source and drain regions of an n-channel device is aligned with the side surfaces of the gate electrode patterned by the first photolithography, and A covering pattern is simultaneously patterned from a gate electrode material film integral with the p-channel element forming region and n
The well contact forming region is covered, and impurities are introduced to form the highly doped source and drain regions of the n-channel device on the side surface of the gate electrode of the n-channel device, with the covering pattern left behind. An insulating sidewall is formed and aligned with the end face of the insulating sidewall. Then, impurities were introduced to form the highly concentrated source and drain regions of the p-channel device.
By the second photolithography, the gate electrode of the p-channel device is patterned from the covering pattern on the p-channel device forming region, and the covering pattern on the n-well contact forming region is removed, and the covering pattern on the n-channel device forming region and the n-well is removed. After covering the contact formation region with a resist film, the p-type impurity for forming a 6M region shadow is introduced in alignment with the side surface of the gate electrode of the p-channel element, and at the same time, the p-well contact formation region is also contacted. .

これによってｎチャネル素子及びｐチャネル素子のゲー
ト電極及びソース、ドレイン領域形成に際してのフォト
リソグラフィは２回で済むことになるので工程が大幅に
短縮されると同時に、ｐチャネル素子のゲート電極の側
面には絶縁物サイドウオールが形成されず該ｐチャネル
素子の高濃度ソース、ドレイン領域がゲート電極自体の
側面に自己整合して形成されるのでｐチャネル素子のｇ
ｍが大幅に向上する。As a result, photolithography is only required to be performed twice when forming the gate electrode, source, and drain regions of n-channel and p-channel devices, which greatly shortens the process. Since no insulating sidewalls are formed and the highly doped source and drain regions of the p-channel device are formed in self-alignment with the side surfaces of the gate electrode itself, the g of the p-channel device is
m is significantly improved.

〔実施例〕〔Example〕

以下本発明を一実施例について、第１図（ａ）〜（ｇｌ
に示す工程断面図を参照して具体的に説明する。1(a) to (gl
This will be specifically explained with reference to the process cross-sectional diagram shown in FIG.

第１図（ａ）参照 本発明の方法によりショートチャネル構造のＣＭＯＳＭ
導体装置を製造するに際しては、例えば従来例における
第２図（ａ）と同様なツインタブ構造のＣＭＯＳＭ板を
用い、先ず従来同様に該基板のシリコン表出面上に所定
厚さのゲート酸化膜１１を形成した後、従来同様酸基板
上にＣＶＯ法により厚さ４０００人程度０多結晶シリコ
ン膜１２を形成し、次いでガス拡散等の方法により不純
物を高濃度に導入して該多結晶シリコン膜１２に高導電
性を付与する。なお図において、■はｐ−型シリコン基
板、２はｐ−型ウェル、３はｎ−型ウェル、４はｐ型チ
ャネルストッパ、５はｎ型チャネルストッパ、６はフィ
ールド酸化膜、７はｐウェルコンタクト形成領域、８は
ｎチャネル素子形成領域、９はｐチャネル素子形成領域
、１０はｎウェルコンタクト形成領域を示す。Refer to FIG. 1(a), a CMOS with a short channel structure is manufactured by the method of the present invention.
When manufacturing a conductor device, for example, a conventional CMOSM board with a twin-tab structure similar to that shown in FIG. After the formation, a polycrystalline silicon film 12 with a thickness of about 4,000 layers is formed on the acid substrate by the CVO method as in the conventional method, and then impurities are introduced at a high concentration by a method such as gas diffusion into the polycrystalline silicon film 12. Provides high conductivity. In the figure, ■ is a p-type silicon substrate, 2 is a p-type well, 3 is an n-type well, 4 is a p-type channel stopper, 5 is an n-type channel stopper, 6 is a field oxide film, and 7 is a p-well. A contact formation region, 8 is an n-channel device formation region, 9 is a p-channel device formation region, and 10 is an n-well contact formation region.

第１図（ｂ）参照 次いで第１のマスクを用いる第１のフォトプロセスによ
り上記多結晶シリコン膜１２上にｎチャネル素子のゲー
ト電極形状に対応する第１のレジストパターン１３Ａと
、ｐチャネル素子形成領域９上を覆う第２のレジストパ
ターン１３Ｂ及びｐウェルコンタクト形成領域７上を覆
う第３のレジストパターン１３Ｇを形成した後、これら
レジストパターンをマスクにして通常のＲＩＥ処理によ
り多結晶シリコン膜１２のパターニングを行う。これに
より多結晶シリコン膜１２よりなるｎチャネル素子のゲ
ート電極１２Ａ、及びｐチャネル素子形成領域９上を覆
う第１の被覆パターン１１２Ｂ、　ｐウェルコンタクト
形成領域７上を覆う第２の被覆パターン１１２Ｃが形成
される。Referring to FIG. 1(b), a first resist pattern 13A corresponding to the gate electrode shape of the n-channel device and a p-channel device are formed on the polycrystalline silicon film 12 by a first photo process using a first mask. After forming a second resist pattern 13B covering the region 9 and a third resist pattern 13G covering the p-well contact formation region 7, the polycrystalline silicon film 12 is removed by normal RIE processing using these resist patterns as a mask. Perform patterning. As a result, the gate electrode 12A of the n-channel device made of the polycrystalline silicon film 12, the first covering pattern 112B covering the p-channel device forming region 9, and the second covering pattern 112C covering the p-well contact forming region 7 are formed. It is formed.

次いで上記ゲート電極１２Ａ　、被覆パターン１１２Ｂ
、１１２Ｃ及びそれらの上部のレジストパターン１３Ａ
　。Next, the gate electrode 12A and the covering pattern 112B are formed.
, 112C and the resist pattern 13A above them.
.

１３Ｂ　、　１３Ｃとフィールド酸化膜６をマスクにし
、ゲート酸化膜１１を通してｎ−型の低濃度ソース、ド
レイン領域形成用の燐（Ｐ゛）を１０”ｃｍ−”程度の
低ドーズ量でイオン注入する。このイオン注入によりｎ
チャネル素子形成領域８に、一端部がゲート電極１２Ａ
自体の側面に整合した低濃度Ｐ゛゛入領域１１４Ａ、１
１４Ｂが形成され、またｎウェルコンタクト形成領域１
０には低濃度Ｐ゛゛入領域１１４ｃが形成される。Using 13B, 13C and the field oxide film 6 as masks, ions of phosphorus (P) for forming n-type low concentration source and drain regions are implanted through the gate oxide film 11 at a low dose of about 10 cm. . With this ion implantation, n
One end of the channel element forming region 8 has a gate electrode 12A.
Low concentration P input region 114A, 1 aligned with the side surface of itself
14B is formed, and n-well contact formation region 1
0, a low concentration P-input region 114c is formed.

なおＰｌのイオン注入は、レジストパターン１３Ａ　、
１３Ｂ　、１３Ｇを除去した後に行ってもよい。Note that the Pl ion implantation is performed using the resist pattern 13A,
This may be performed after removing 13B and 13G.

第１図（Ｃ）参照 次いでレジストパターン１３Ａ　、１３Ｂ　、　１３Ｃ
を除去し、表出するゲート酸化膜１１を除去した後、熱
酸化によりシリコン表出面に厚さ５００人程度の第１の
薄いＳｉｎｇ膜１５膜形５し、次いで該基板上に厚さ２
０００〜３０００人程度（７）ＣＶＤ−ＳｉＯｘ膜を形
成し、次いで該ＣＶＤ−５ｉＯ□膜を前記ゲート電極１
２Ａの上面が表出するまでエッチバックして該ゲート電
極１２Ａの側面に上記ＣＶＤ−３ｉＯ□膜よりなる厚さ
２０００〜３０００人程度のＳｉＯ□サイドウオール１
６を残留形成させる。Refer to FIG. 1(C) and then resist patterns 13A, 13B, 13C.
After removing the exposed gate oxide film 11, a first thin Sing film 15 with a thickness of approximately 500 nm is formed on the exposed silicon surface by thermal oxidation, and then a thin film 15 with a thickness of 2 nm is formed on the substrate.
(7) Form a CVD-SiOx film, and then apply the CVD-5iO□ film to the gate electrode 1.
Etch back until the upper surface of the gate electrode 2A is exposed, and then form a SiO□ sidewall 1 made of the CVD-3iO□ film with a thickness of approximately 2000 to 3000 layers on the side surface of the gate electrode 12A.
6 is left to form.

なおこの際前記被覆パターン１１２Ｂ、１１２Ｃの側面
にもＳｉＯ□サイドウオール１６が形成されるが、以後
の工程に特に支障は生じない。At this time, SiO□ sidewalls 16 are also formed on the side surfaces of the covering patterns 112B and 112C, but this does not cause any particular hindrance to subsequent steps.

第１図（ｄ）参照 次いで上記第１の薄いＳｉＯ□膜１５をウォッシュアウ
トし、表出されたシリコン面に厚さ５００人程度の第２
の薄いＳｉｎ、膜１７を形成した後、上記サイドウオー
ル１６を有するゲート電極１２Ａ１被覆パターンｌｌ２
Ｂ、　１１２Ｇ及びフィールド酸化膜６をマスクにし、
薄いＳｉＯ□膜１７を通して高濃度ソース、ドレイン形
成用のＡｓ”を４Ｘ１０”■−２程度の高ドーズ量でイ
オン注入する。これによりｎチャネル素子形成領域８に
ゲート電極１２Ａ側面のＳｉＯ□サイドウオール１６の
端面に整合した高濃度Ａｓ”注入領域１１８Ａ、　１１
８Ｂが形成される。またｎウェルコンタクト形成領域１
０にも高濃度Ａｓ”注入領域１１８Ｃが形成される。　
第１図（ｅ）参照 次いで第２のマスクを用いる第２のフォトプロセスによ
り、多結晶シリコンよりなる第１の被覆パターン１１２
Ｂ上にｐチャネル素子のゲート電極形状に対応する第４
のレジストパターン２ＯＡ　ヲ形成すると同時に、ｎチ
ャネル素子形成領域８上を覆う第５のレジストパターン
２０Ｂ及びｎウェルコンタクト領域ｌＯ上を覆う第６の
レジストパターン２０Ｃを形成する。そして通常のＲＩ
Ｂ処理により第１の被覆パターン１１２Ｂをパターニン
グしてｐチャネル素子のゲート電極１２Ｂを形成し、同
時に第３の被覆パターン１１２Ｃを除去する。Referring to FIG. 1(d), the first thin SiO□ film 15 is washed out, and a second film with a thickness of about 500 mm is coated on the exposed silicon surface.
After forming a thin Sin film 17, a gate electrode 12A1 covering pattern ll2 having the sidewall 16 is formed.
B, using 112G and field oxide film 6 as a mask,
Through the thin SiO□ film 17, ions of As'' for forming high concentration sources and drains are implanted at a high dose of about 4×10″□−2. As a result, high concentration As'' implanted regions 118A, 11 are formed in the n-channel element forming region 8, aligned with the end surface of the SiO□ sidewall 16 on the side surface of the gate electrode 12A.
8B is formed. Also, n-well contact formation region 1
A high concentration As'' implanted region 118C is also formed in the 0 region.
Referring to FIG. 1(e), a second photo process using a second mask is performed to form a first covering pattern 112 made of polycrystalline silicon.
A fourth layer is formed on B corresponding to the shape of the gate electrode of the p-channel device.
At the same time as resist pattern 2OA is formed, a fifth resist pattern 20B covering n-channel element formation region 8 and a sixth resist pattern 20C covering n-well contact region 1O are formed. and normal RI
The first covering pattern 112B is patterned by the B process to form the gate electrode 12B of the p-channel device, and at the same time, the third covering pattern 112C is removed.

次いで第４のレジストパターン２０Ａを上部に有するゲ
ート電極１２Ｂ　、第５のレジストパターン２０Ｂ１第
６のレジストパターン２０Ｇ及びフィールド酸化膜６を
マスクにし、ゲート酸化膜１１を通して１　×ｌＱＩＳ
ｃｍ−２程度の高ドーズ量でＢ゛をイオン注入し、ｎチ
ャネル素子形成領域９に一端部がゲート電極１２Ｂ自体
の側面に整合する第１、第２の高濃度Ｂ゛゛入領域１２
１Ａ、１２１Ｂを、ｐウェルコンタクト形成領域７に第
３の高濃度Ｂ゛注大領域１２１Ｃを形成する。Next, using the gate electrode 12B having the fourth resist pattern 20A on top, the fifth resist pattern 20B1, the sixth resist pattern 20G, and the field oxide film 6 as masks, a 1×lQIS film is formed through the gate oxide film 11.
B is ion-implanted at a high dose of about cm-2, and first and second high-concentration B-implanted regions 12 are formed in the n-channel element forming region 9, one end of which is aligned with the side surface of the gate electrode 12B itself.
1A and 121B, and a third high-concentration B concentration region 121C is formed in the p-well contact formation region 7.

第１図（ｆ）参照 次いでレジストパターン２０Ａ　、　２０Ｂ　、　２０
Ｃを除去し、次いで表出するゲート酸化膜１１、第２の
薄いＳｉＯ２膜１７膜中７ッシュアウトした後、シリコ
ン表出面に熱酸化により不純物ブロック用Ｓｉ０ｇ膜１
９を形成すると同時に、所定の加熱アニール処理を行い
、前記低濃度Ｐ゛゛入領域１１４Ａ、　１１４Ｂ、１１
４Ｃ１、高濃度　Ａｓ”注入領域１１８Ａ、　１１８Ｂ
、　１１８Ｇ及び高濃度Ｂ”注入領域１２１Ａ、　１２
１Ｂ、　１２１Ｇを活性化し、ｎチャネル素子形成領域
にゲート電極１２Ａ自体の側面に自己整合するｎ−型ソ
ース領域１４Ａ　、　ｎ−型ドレイン領域１４Ｂ、及び
ゲート電極側面のＳｉＯ□サイドウオール１６の端面に
自己整合するｎ゛゛ソース領域１８Ａ、ｎ”型ドレイン
領域１８Ｂを、ｎチャネル素子形成領域９にゲート電極
１２Ｂ自体の側面に自己整合するｐ゛゛ソース領域２１
Ａ及びｐ゛゛ドレイン領域２１Ｂを、ｐウェルコンタク
ト形成領域７に　ｐ゛゛ウェルコンタクト領域２１Ｃを
、ｎウェルコンタクト形成領域１０にｎ゛型型上エルコ
ンタク　６Ｎ域１８Ｇを形成する。Refer to FIG. 1(f) and then resist patterns 20A, 20B, 20.
After removing C and then shushing out the exposed gate oxide film 11 and the second thin SiO2 film 17, a Si0g film 1 for impurity blocking is formed on the silicon exposed surface by thermal oxidation.
At the same time as forming 9, a predetermined heat annealing treatment is performed to form the low-concentration P-filled regions 114A, 114B, 11.
4C1, high concentration As” implanted regions 118A, 118B
, 118G and high concentration B'' implanted regions 121A, 12
1B and 121G, and the n-type source region 14A and n-type drain region 14B, which are self-aligned to the side surface of the gate electrode 12A itself in the n-channel element formation region, and the end face of the SiO□ sidewall 16 on the side surface of the gate electrode. The self-aligned n'' source region 18A and n'' type drain region 18B are self-aligned to the n-channel element formation region 9 and the p'' source region 21 that is self-aligned to the side surface of the gate electrode 12B itself.
A and p' drain regions 21B are formed, a p' well contact region 21C is formed in the p well contact forming region 7, and an n' type upper L contact region 6N region 18G is formed in the n well contact forming region 10.

ここでＬＤＤ構造のｎチャネルＭＯ３’）ランジスタ（
ＬＤＤ−ｎ−ＭＯＳ）と通常構造のｐチャネルＭＯ３ト
ランジスタ（ｐ−ＭＯＳ）が形成される。Here, an n-channel MO3' transistor with LDD structure (
An LDD-n-MOS) and a p-channel MO3 transistor (p-MOS) of normal structure are formed.

なおこの活性化処理は、後工程において層間絶縁膜をリ
フローする際の熱処理で同時に行ってもよい。Note that this activation treatment may be performed simultaneously with heat treatment when reflowing the interlayer insulating film in a later step.

第１図（ｇ）参照 以後通常通り、ｐｓｃ層間絶縁膜２２を形成し、該眉間
絶縁膜２３に不純物ブロック用５ｉＯ７膜１９を貫通す
る配線コンタクト窓を形成し、アルミニウム等よりなる
ｎチャネル素子（ＬＤＤ−ｎ−ＭＯＳ）のゲート配線２
３、ソース配線２４、ドレイン配線２５、ｐチャネル素
子（ｐ−ＭＯＳ）のゲート配線２６、ソース配線２７、
ドレイン配線２８、及びｐウェル配線２９、ｎウェル配
線３０の形成等がなされて、本発明の方法によるショー
トチャネル構造のＣＭＯＳ半導体装置が完成する。After referring to FIG. 1(g), a psc interlayer insulating film 22 is formed as usual, a wiring contact window penetrating the impurity blocking 5iO7 film 19 is formed in the glabellar insulating film 23, and an n-channel element (made of aluminum or the like) is formed. Gate wiring 2 of LDD-n-MOS)
3. Source wiring 24, drain wiring 25, p-channel element (p-MOS) gate wiring 26, source wiring 27,
A drain wiring 28, a p-well wiring 29, an n-well wiring 30, etc. are formed, and a CMOS semiconductor device with a short channel structure according to the method of the present invention is completed.

以上実施例に示されるように本発明の方法によればホッ
トキャリアが発生し易いｎチャネルＭＯＳトランジスタ
のみ高濃度のソース及びドレイン領域とチャネル領域と
の間に低濃度のソース及びドレイン領域を配設してホッ
トキャリアの発生を防止し、且つホットキャリアの発生
し難いｐチャネルＭｏＳトランジスタの高濃度ソース領
域及びドレイン領域はチャネル領域に直に接して形成し
て該ｐチャネルＭＯ３）ランジスタのｇｍの向上が図ら
れる。As shown in the embodiments above, according to the method of the present invention, a lightly doped source and drain region is provided between a highly doped source and drain region and a channel region only in an n-channel MOS transistor where hot carriers are likely to be generated. The highly doped source and drain regions of the p-channel MoS transistor, which are less likely to generate hot carriers, are formed directly in contact with the channel region to improve the gm of the p-channel MOS transistor. is planned.

従って本発明によれば、従来のＬＤＤ構造のＣＭＯＳ半
導体装置に比べて高速のショートチャネルＣＭＯＳ半導
体装置が形成できる。Therefore, according to the present invention, a short channel CMOS semiconductor device can be formed which is faster than a conventional CMOS semiconductor device having an LDD structure.

また上記実施例から明らかなように本発明の方法によれ
ば、ゲート電極の形成工程及びソース、ドレイン領域形
成工程を通じてのフォトプロセス従来の５回に比べて１
７２以下の２回で済むので、工程手番の大幅に短縮され
ると共に、これに伴って製造費用も低減される。Furthermore, as is clear from the above embodiments, according to the method of the present invention, the photoprocessing process through the gate electrode formation process and the source and drain region formation process is performed 1 times compared to the conventional 5 times.
Since the number of steps required is 72 or less, the number of steps in the process is significantly shortened, and manufacturing costs are also reduced accordingly.

〔発明の効果〕〔Effect of the invention〕

以上説明のように本発明によれば、ホットキャリア効果
が防止され、且つ高速化されたショートチャネルＣＭＯ
Ｓ半導体装置が、従来より短手番で且つ低コストで形成
される。従って本発明は高集積化される大規模半導体Ｉ
Ｃの製造に有効である。As explained above, according to the present invention, the hot carrier effect is prevented and the short channel CMO speed is increased.
S semiconductor devices can be formed in shorter order and at lower cost than conventionally. Therefore, the present invention provides a highly integrated large-scale semiconductor I.
It is effective for the production of C.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の一実施例の工程断面図、第２図は従来
方法の工程断面図 である。 図において、 １はｐ−型シリコン基板、 ２はｐ−型ウェル、 ３はｎ−型ウェル、 ４はｐ型チャネルストッパ、 ５はｎ型チャネルストッパ、 ６はフィールド酸化膜、 ７はｐウェルコンタクト形成領域、 ８はｎチャネル素子形成領域、 ９はｐチャネル素子形成領域、 １０はｎウェルコンタクト形成領域、 １１はゲート酸化膜、 １２Ａ　、　１２Ｂはゲート電極、 １３Ａ　、　１３Ｂ　、　１３Ｃ、２０Ａ　、　２０Ｂ
　、　２０ｃはレジストパターン、 １４Ａはｎ−型ソース領域、 １４Ｂはｎ−型ドレイン領域、 １５．１７．１９は薄いＳｉＯ□膜、 １６はＳｉＯ□サイドウオール、 １８Ａはｎ＋型ソース領域、 １８Ｂはｎ＋型ドレイン領域、 １８Ｃはｎ“型ウェルコンタクト領域、２１Ａはｐ＋型
ソース領域、 ２１Ｂ　ｐ“型ドレイン領域、 ２１Ｃはｐ＋型ウェルコンタクト領域、１１４Ａ、　１
１４Ｂ、　１１４Ｇは低濃度ど注入領域、１１８Ａ、　
１１８Ｂ、　１１８Ｃは高濃度Ａｓ“注入領域、１２１
Ａ、１２１Ｂ、　１２ＩＣは高濃度Ｂ″″注入領域を示
す。 草　１　図FIG. 1 is a process cross-sectional view of an embodiment of the present invention, and FIG. 2 is a process cross-sectional view of a conventional method. In the figure, 1 is a p-type silicon substrate, 2 is a p-type well, 3 is an n-type well, 4 is a p-type channel stopper, 5 is an n-type channel stopper, 6 is a field oxide film, 7 is a p-well contact 11 is a gate oxide film; 12A, 12B are gate electrodes; 13A, 13B, 13C, 20A, 20B;
, 20c is a resist pattern, 14A is an n-type source region, 14B is an n-type drain region, 15.17.19 is a thin SiO□ film, 16 is a SiO□ sidewall, 18A is an n+ type source region, 18B is an n+ 18C is an n" type well contact region, 21A is a p+ type source region, 21B is a p" type drain region, 21C is a p+ type well contact region, 114A, 1
14B, 114G are low concentration implantation regions, 118A,
118B, 118C are high concentration As implanted regions, 121
A, 121B, 12IC indicate high concentration B'' injection regions. Grass 1 diagram

Claims (1)

【特許請求の範囲】 　素子形成基体となるｐ型領域及びｎ型領域を有し、該
ｐ型基体の素子形成領域とコンタクト形成領域、及び該
ｎ型基体の素子形成領域とコンタクト形成領域を画定表
出する第１、第２、第３、第４の開孔を有するフィール
ド絶縁膜が形成された半導体被加工基板の、上記各開孔
内に表出する半導体基体上にゲート絶縁膜を形成する工
程と、該被加工基板上に導電体膜を形成する工程と、第
１のマスクに整合して該導電体膜をパターニングし、前
記フィールド絶縁膜の第１の開孔上に延在する第１のゲ
ート電極と第３の開孔及び第２の開孔上を覆う第１及び
第２の被覆パターンを形成する工程と、 該フィールド絶縁膜の第１の開孔から該第１のゲート電
極をマスクにし第１のｎ型不純物を導入して該第１のゲ
ート電極に自己整合するｎ型低不純物濃度のソース及び
ドレイン領域を形成する工程と、 該第１のゲート電極の側面に絶縁膜サイドウォールを形
成する工程と、 該フィールド絶縁膜の第１の開孔から該絶縁膜サイドウ
ォールを有する第１のゲート電極をマスクにし第２のｎ
型不純物を導入して該絶縁膜サイドウォールの端面に自
己整合するｎ型高不純物濃度のソース及びドレイン領域
を形成すると共に、該第４の開孔から該第２のｎ型不純
物を導入してｎ型高不純物濃度基体コンタクト領域を形
成する工程と、 第２のマスクに整合して該第１の被覆パターン上に第２
のゲート電極に対応する第１のレジストパターンを形成
すると共に、該フィールド絶縁膜の第１、第４の開孔上
を覆う第２、第３のレジストパターンを形成する工程と
、 該第１のレジストパターンをマスクにし該第１の被覆パ
ターンを選択的にエッチング除去して該フィールド絶縁
膜の第３の開孔上に第２のゲート電極を形成すると共に
、該第２の被覆パターンをエッチング除去する工程と、 該フィールド絶縁膜の第３の開孔から該第２のゲート電
極をマスクにしｐ型不純物を導入して該第２のゲート電
極の側面に自己整合するｐ型高不純物濃度のソース及び
ドレイン領域を形成すると共に、該第２の開孔から該ｐ
型不純物を導入してｐ型高不純物濃度基体コンタクト領
域を形成する工程とを有することを特徴とするＣＭＯＳ
半導体装置の製造方法。[Scope of Claims] It has a p-type region and an n-type region that serve as an element formation substrate, and defines an element formation region and a contact formation region of the p-type substrate, and an element formation region and a contact formation region of the n-type substrate. A gate insulating film is formed on a semiconductor substrate exposed in each of the openings of a semiconductor processing substrate on which a field insulating film having exposed first, second, third, and fourth openings is formed. forming a conductive film on the substrate to be processed; patterning the conductive film in alignment with a first mask to extend over the first opening of the field insulating film; forming first and second covering patterns covering the first gate electrode, the third opening, and the second opening; A step of introducing a first n-type impurity using the electrode as a mask to form n-type low impurity concentration source and drain regions that are self-aligned with the first gate electrode; a step of forming a film sidewall;
type impurities are introduced to form n-type high impurity concentration source and drain regions that are self-aligned with the end surfaces of the insulating film sidewalls, and the second n-type impurities are introduced through the fourth openings. forming an n-type highly doped substrate contact region; and forming a second contact region on the first covering pattern in alignment with a second mask.
forming a first resist pattern corresponding to the gate electrode of the field insulating film, and forming second and third resist patterns covering the first and fourth openings of the field insulating film; selectively etching away the first covering pattern using the resist pattern as a mask to form a second gate electrode on the third opening of the field insulating film, and etching away the second covering pattern; Introducing a p-type impurity through a third opening in the field insulating film using the second gate electrode as a mask to form a p-type high impurity concentration source that is self-aligned with the side surface of the second gate electrode. and a drain region, and the p
a step of introducing type impurities to form a p-type high impurity concentration substrate contact region.
A method for manufacturing a semiconductor device.