JPH01147585A - Cryptographer - Google Patents

Abstract

PURPOSE: To provide a safe enciphering device by providing a diffusion processing step for performing eight times of consecutive processing at a code processing part and providing a diffusion processing step for performing eight times of consecutive processing at a key processing part. CONSTITUTION: The input data of 64 bits are exclusively ORed with P8, P9, P10 and P11 by an XOR circuit 66 and divided 32 bits by 32 bits by a dividing means 67. At a diffusion processing step 68, right data are outputted to the next processing step 68 as they are, inputted to a data diffusing means 71 and diffused by the parameter data of 16 bits. The data are exclusively ORed with left data by an XOR circuit 72 and outputted to the next processing step 68. This function is repeated eight times and the left data are supplied to a coupling means 72, exclusively ORed with the right data by an XOR circuit 74 and coupled as the data of 64 bits by the means 73. These data are exclusively ORed with P12, P13, P14 and P15 by an XOR circuit 75 and outputted as an enciphered sentence. The key processing part similarly performs eight steps of processing as well and a deciphered sentence is provided.

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は、暗号鍵をパラメータとして、平文から暗号
文を得、及び、暗号文から平文を得る暗号装置に関する
ものである。DETAILED DESCRIPTION OF THE INVENTION "Field of Industrial Application" The present invention relates to a cryptographic device that obtains ciphertext from plaintext and plaintext from ciphertext using an encryption key as a parameter.

「従来の技術」 従来のこの種の暗号装置は、特願昭６２−３７２３１暗
号装置に示されており、暗号処理部と、鍵処理部とより
なる。第６図に示すように、暗号処理部においては、平
文または暗号文が入力データとして入力され、鍵処理部
で処理された暗号鍵（中間キー）がパラメータとして入
力される。暗号処理部は、６４ビットの入力データ（平
文または暗号文）が、排他的論理和回路（以下ＸＯＲ回
路と記す）６６で、６４ビットのパラメータデータ（中
間キー）Ｐ４．Ｐ５．Ｐ６．Ｐ７と排他的論理和演算さ
れ、その出力はデータ拡散部８９に入力されて、分割手
段６７で３２ビットずつの左データ及び右データに分割
される。その左データはそのまま拡散処理段６８の初段
へ左データとして入力され、かつその左データと右デー
タとがＸＯＲ回路６９で排他的論理和演算がなされ、そ
のＸＯＲ回路６９の出力は右データとして拡散処理段６
８の初段へ供給される。``Prior Art'' A conventional cryptographic device of this type is disclosed in Japanese Patent Application No. 62-37231, and includes a cryptographic processing section and a key processing section. As shown in FIG. 6, in the encryption processing section, plaintext or ciphertext is input as input data, and the encryption key (intermediate key) processed by the key processing section is input as a parameter. The cryptographic processing unit converts 64-bit input data (plaintext or ciphertext) into 64-bit parameter data (intermediate key) P4. P5. P6. It is subjected to an exclusive OR operation with P7, and its output is input to the data spreading section 89, where it is divided by the dividing means 67 into left data and right data of 32 bits each. The left data is directly input as left data to the first stage of the spreading processing stage 68, and the left data and right data are subjected to an exclusive OR operation in the XOR circuit 69, and the output of the XOR circuit 69 is spread as the right data. Processing stage 6
8 is supplied to the first stage.

各処理段６８では入力された右データはそのまま次段の
拡散処理段６８に対する左データとして出力すると共に
、データ拡散手段７１に入力されて１６ビントのパラメ
ータデータ（中間キー）によりデータ拡散され、その拡
散されたデータは左データとＸＯＲ回路７２で排他的論
理和演算が行われ、ＸＯＲ回路７２の出力は次段の拡散
処理段６８へ右データとして出力される。ここで、デー
タ拡散手段７１は、その入力データのどの１ビットが変
化してもその出力の半数のビットが平均して変化する性
質（データ拡散の性質）をもつ。この拡散処理段６８が
４段Ｓａ続的に設けられ、各拡散処理段６８で同様の処
理が行われる。終段の拡散処理段６８の出力の左データ
はそのまま結合手段７３へ供給されると共に、右データ
とＸＯＲ回路７４で排他的論理和演算がなされ、そのＸ
ＯＲ回路７４の出力は右データとして結合手段７３へ供
給され、結合手段７３ではその両人データ及び右データ
が６４ビットのデータとして結合される。In each processing stage 68, the input right data is output as is as left data to the next spreading processing stage 68, and is also input to the data spreading means 71 where it is spread using 16 bits of parameter data (intermediate key). The spread data is subjected to an exclusive OR operation with the left data in the XOR circuit 72, and the output of the XOR circuit 72 is outputted to the next spreading processing stage 68 as right data. Here, the data spreading means 71 has a property (data spreading property) that, even if any one bit of its input data changes, half the bits of its output change on average. Four diffusion processing stages 68 are provided successively, and similar processing is performed at each diffusion processing stage 68. The left data output from the final spreading processing stage 68 is supplied as is to the combining means 73, and an exclusive OR operation is performed with the right data in the XOR circuit 74.
The output of the OR circuit 74 is supplied as right data to the combining means 73, and the combining means 73 combines the two person data and the right data as 64-bit data.

その結合された６４ビットのデータは６４ピツトノハラ
メータデータ（中間キー）ＰＯ，Ｐ９．ＰＬＯ。The combined 64-bit data is 64 pit field meter data (intermediate keys) PO, P9. P.L.O.

ＰｉｔとＸＯＲ回路７５で排他的論理和演算が行われて
拡散出力データ、つまり暗号文（または復号文）として
出力される。An exclusive OR operation is performed by Pit and the XOR circuit 75, and the result is output as spread output data, that is, ciphertext (or decrypted text).

次に、第６図に示した暗号処理部と対応する鍵処理部を
第７図に示す。６４ビット長の入力データつまり暗号鍵
は３２ビットずつの左データ及び右データに分割手段６
７で分割されて、複数の拡散処理段７６の縦続配列の初
段に入力される。各拡散処理段７６では右データはその
まま左データとして次段の拡散処理段へ出力すると共に
ＸＯＲ回路７７へ供給される。ＸＯＲ回路７７の出力を
パラメータとしてデータ拡散手段７８で左データをデー
タ拡散処理し、そのデータ拡散手段７８の出力を右デー
タとして次段の拡散処理段７６へ出力する。ＸＯＲ回路
７７は、初段の拡散処理段７６では適当な定数ＤＯを入
力し、その他の拡散処理段では前段の左データを入力す
る。各拡散処理段７６のデータ拡散手段７８の３２ビッ
ト出力データが中間キーとして出力される。この拡散処
理段７８が６段継続的に設けられ、各拡散処理段７８で
同様の処理が行われる。この結果、６４ビットの入力デ
ータ（暗号鍵）をデータ拡散すると共に、１９２ビット
長にデータを長くした中間キーＰＯ〜ｐＨを得る。Next, FIG. 7 shows a key processing section corresponding to the cryptographic processing section shown in FIG. 6. The 64-bit long input data, that is, the encryption key, is divided into 32-bit left data and right data by means 6.
7 and input to the first stage of a cascade arrangement of a plurality of spreading processing stages 76. In each spreading processing stage 76, the right data is directly output as left data to the next spreading processing stage and is also supplied to the XOR circuit 77. Using the output of the XOR circuit 77 as a parameter, data spreading means 78 performs data spreading processing on the left data, and outputs the output of the data spreading means 78 as right data to the spreading processing stage 76 at the next stage. The XOR circuit 77 inputs an appropriate constant DO to the first diffusion processing stage 76, and inputs the left data from the previous stage to the other diffusion processing stages. The 32-bit output data of the data spreading means 78 of each spreading processing stage 76 is output as an intermediate key. Six diffusion processing stages 78 are successively provided, and similar processing is performed at each diffusion processing stage 78. As a result, the 64-bit input data (encryption key) is data-diffused and intermediate keys PO to pH obtained by lengthening the data to 192-bit length are obtained.

拡散処理段７６の初段から順次得られる各３２ビットを
、１６ビットずつＰＯ，Ｐｌ、Ｐ２．Ｐ３゜Ｐ４．Ｐ５
．Ｐ６．Ｐ７．ＰＯ，Ｐ９．ＰＬＯ。The 32 bits obtained sequentially from the first stage of the spreading processing stage 76 are divided into 16 bits PO, Pl, P2 . P3゜P4. P5
．． P6. P7. PO, P9. P.L.O.

ｐＨとする。この中間キーＰＯ，Ｐｉ、Ｐ２゜Ｐ３をそ
れぞれ第６図中の拡散処理段６８の初段より順にパラメ
ータとして与え、中間キーＰ４゜Ｐ５．Ｐ６．Ｐ７をパ
ラメータとしてＸＯＲ回路６６へ供給し、中間キーＰ　
８．Ｐ　９．Ｐ　１０．ｐＨをパラメータデータとして
ＸＯＲ回路７５へ供給し、ＸＯＲ回路６６に平文を入力
するとＸＯＲ回路７５に暗号文が得られる。復号の際は
、暗号文をＸＯＲ回路６６に入力し、中間キーＰ３．Ｐ
２゜ＰＩ、ＰＯをそれぞれ第６図中の拡散処理段の初段
より順にパラメータデータとして与え、かつＸＯＲ回路
６６に中間キーＰ８．Ｐ９．ＰＩＯ。Set to pH. These intermediate keys PO, Pi, P2-P3 are given as parameters in order from the first stage of the diffusion processing stage 68 in FIG. 6, and the intermediate keys P4-P5 . P6. P7 is supplied as a parameter to the XOR circuit 66, and intermediate key P
8. P9. P 10. When the pH is supplied as parameter data to the XOR circuit 75 and the plain text is input to the XOR circuit 66, the XOR circuit 75 obtains the cipher text. For decryption, the ciphertext is input to the XOR circuit 66, and the intermediate key P3. P
2° PI and PO are given as parameter data in order from the first stage of the diffusion processing stage in FIG. 6, and the intermediate key P8. P9. P.I.O.

ｐＨを、ＸＯＲ回路７５に中間キーＰ４．Ｐ５゜Ｐ６．
Ｐ７を入力するように入れ替えるとＸＯＲ回路７５から
平文（復号文）が得られる。The pH is input to the XOR circuit 75 using intermediate key P4. P5゜P6.
When P7 is switched to input, a plain text (decrypted text) is obtained from the XOR circuit 75.

この従来の暗号装置においては、暗号処理部の拡散処理
段が４段設けられていることが特徴であり、Ｄ　Ｂ　Ｓ
　（Ｄａｔａ　Ｅｎｃｒｙｐｔｉｏｎ　５ｔａｎｄａｒ
ｄＨＦＩＰＳ　ＰＵＢ４６、ＮＢＳ、　Ｊａｎ、　１９
７７参照）暗号装置の同様な暗号処理部の拡散処理段が
１６段設けられていることと比較すると非常に簡単であ
る。特願昭６２〜３７２３１暗号装置の安全性を長期間
にわたって保持する必要があり、拡散処理段の段数を増
加させる必要がある。This conventional cryptographic device is characterized by having four diffusion processing stages in the cryptographic processing section, and the DBS
(Data Encryption 5tandar
dHFIPS PUB46, NBS, Jan, 19
(Refer to 77) This is very simple compared to a similar cryptographic processing section of a cryptographic device, which has 16 diffusion processing stages. It is necessary to maintain the security of the encryption device for a long period of time, and it is necessary to increase the number of diffusion processing stages.

「問題点を解決するための手段」 この発明によれば暗号装置の暗号処理部の拡散処理段、
及び、鍵処理部の拡散処理段それぞれの継続処理回数を
８回に増加させることにより、必要な場合は更に、暗号
鍵の長さを１２８ビットに増加することにより、従来の
暗号装置の安全性を向上させる。"Means for Solving the Problem" According to the present invention, the spreading processing stage of the cryptographic processing section of the cryptographic device,
In addition, by increasing the number of consecutive processes in each of the spreading processing stages of the key processing unit to 8 times, and further increasing the length of the encryption key to 128 bits if necessary, the security of the conventional cryptographic device can be improved. improve.

「実施例１」 第１図に示すように、暗号処理部においては、平文また
は暗号文が入力データとして入力され、鍵処理部で処理
された暗号鍵（中間キー）がパラメータとして入力され
る。暗号処理部は、６４ビットの入力データ（平文また
は暗号文）が、排他的論理和回路（以下ＸＯＲ回路と記
す）６６で、６４ビットのパラメータデータ（中間キー
）ＰＯ。Embodiment 1 As shown in FIG. 1, plaintext or ciphertext is input as input data to the encryption processing unit, and an encryption key (intermediate key) processed by the key processing unit is input as a parameter. In the cryptographic processing unit, 64-bit input data (plaintext or ciphertext) is passed through an exclusive OR circuit (hereinafter referred to as an XOR circuit) 66 to 64-bit parameter data (intermediate key) PO.

Ｐ９．ＰＬＯ，ｐＨと排他的論理和演算され、その出力
はデータ拡散部８９に入力されて、分割手段６７で３２
ビットずつの左データ及び右データに分割される。その
左データはそのまま拡散手段６８の初段へ左データとし
て入力され、かつその左データと右データとがＸＯＲ回
路６９で排他的論理和演算がなされ、そのＸ０Ｒｕ路６
９の出力は右データとして拡散処理段６８の初段へ供給
される。P9. PLO and pH are subjected to an exclusive OR operation, and the output thereof is input to the data diffusion unit 89 and divided into 32 by the dividing means 67.
The data is divided into bit-by-bit left data and right data. The left data is directly input as left data to the first stage of the spreading means 68, and the left data and right data are subjected to an exclusive OR operation in the XOR circuit 69, and the X0Ru path 6
The output of 9 is supplied to the first stage of the spreading processing stage 68 as right data.

各拡散処理段６８では入力された右データはそのまま次
段の拡散処理段６８に対する左データとして出力すると
共に、データ拡散手段７１に入力されて１６ビットのパ
ラメータデータ（中間キー）によりデータ拡散され、そ
の拡散されたデータは左データとＸＯＲ回路７２で排他
的論理和演算が　　、１テわれ、ＸＯＲ回路７２の出力
は次段の拡散処理段６８へ右データとして出力される。In each spreading processing stage 68, the inputted right data is output as is as left data to the next spreading processing stage 68, and is also inputted to the data spreading means 71 and data spread by 16-bit parameter data (intermediate key). The spread data is subjected to an exclusive OR operation with the left data in an XOR circuit 72, and the output of the XOR circuit 72 is outputted to the next spreading processing stage 68 as right data.

この拡散処理段６８が８段継続的に設けられ、又は、拡
散処理段６８の機能が８回繰り返して用いられ、各拡散
処理段６８で同様の処理が行われる。終段の拡散処理段
６８の出力の左データはそのまま結合手段７３へ供給さ
れると共に、右データとＸＯＲ回路７４で排他的論理和
演算がなされ、そのＸＯＲ回路７４の出力は右データと
して結合手段７３へ供給され、結合手段７３ではその両
人データ及び右データが６４ビットのデータとして結合
される。Eight diffusion processing stages 68 are continuously provided, or the function of the diffusion processing stage 68 is used repeatedly eight times, and the same processing is performed at each diffusion processing stage 68. The left data output from the final spreading processing stage 68 is supplied as is to the combining means 73, and an exclusive OR operation is performed with the right data in the XOR circuit 74, and the output of the XOR circuit 74 is sent as the right data to the combining means 73. 73, and the combining means 73 combines the data for both people and the right data as 64-bit data.

その結合された６４ビットのデータは６４ビットのパラ
メータデータ（中間キー）ＰＬ２．ＰＬ３゜ＰＬ４．Ｐ
ｉ５とＸＯＲ回路７５で排他的論理和演算が行われて拡
散出力データ、つまり暗号文（または復号文）として出
力される。The combined 64-bit data is 64-bit parameter data (intermediate key) PL2. PL3゜PL4. P
An exclusive OR operation is performed on i5 and the XOR circuit 75, and the result is output as spread output data, that is, encrypted text (or decrypted text).

次に、第１図に示した暗号処理部と対応する鍵処理部を
第２図に示す。６４ビット長の入力データつまり暗号鍵
は、最初にパリティ検査回路６５ニヨリ、８ビット単位
に分割されてパリティ検査を受ける。但しパリティ検査
回路６５は省いてもヨイ。パリティ検査回路６５の出力
の６４ビット長の暗号鍵は、３２ビットずつの左データ
及び右データに分割手段６７で分割されて、複数の拡散
処理段７６の縦続配列の初段に入力される。各拡散処理
段７６では右データはそのまま左データとして次段の拡
散処理段へ出力すると共にＸＯＲ回路７７へ供給される
。ＸＯＲ回路７７の出力をパラメータとしてデータ拡散
手段７８で左データをデータ拡散処理し、そのデータ拡
散手段７８の出力を右データとして次段の拡散処理段７
６へ出力する。ＸＯＲ回路７７は、初段の拡散処理段７
６では適当な定数Ｄｏを入力し、その他の拡散処理段で
は前段の左データを入力する。各拡散処理段７６のデー
タ拡散手段７８の３２ピント出力データが中間キーとし
て出力される。この拡散処理段７８が８段ｍｍ的に設け
られ、又は拡散処理段７８が８回繰り返し用いられ、各
拡散処理段７８で同様の処理が行われる。この結果、６
４ビットの入力データ（暗号鍵）をデータ拡散すると共
に、２５６ビット長にデータを長くした中間キーＰＯ〜
Ｐ１５を得る。Next, FIG. 2 shows a key processing section corresponding to the encryption processing section shown in FIG. 1. The 64-bit long input data, that is, the encryption key, is first divided into 8-bit units by a parity check circuit 65 and subjected to a parity check. However, the parity check circuit 65 can be omitted. The 64-bit long encryption key output from the parity check circuit 65 is divided into left data and right data of 32 bits each by a dividing means 67, and is input to the first stage of a cascade arrangement of a plurality of spreading processing stages 76. In each spreading processing stage 76, the right data is directly output as left data to the next spreading processing stage and is also supplied to the XOR circuit 77. Using the output of the XOR circuit 77 as a parameter, a data spreading means 78 performs data spreading processing on the left data, and the output of the data spreading means 78 is used as the right data to be used as the next spreading processing stage 7.
Output to 6. The XOR circuit 77 is the first spreading processing stage 7.
In step 6, an appropriate constant Do is input, and in the other diffusion processing stages, the left data of the previous stage is input. The 32-focus output data of the data spreading means 78 of each spreading processing stage 76 is output as an intermediate key. This diffusion processing stage 78 is provided in 8 stages mm, or the diffusion processing stage 78 is repeatedly used eight times, and the same process is performed in each diffusion processing stage 78. As a result, 6
Intermediate key PO that spreads the 4-bit input data (encryption key) and lengthens the data to 256 bits.
Obtain P15.

拡散処理段７６の初段から順次上られる各３２ビットを
、１６ビットずつＰＯ，Ｐｉ、Ｐ２．Ｐ３゜Ｐ４．Ｐ５
．Ｐ６．Ｐ７．ＰＯ，Ｐ９．ＰＩＯ。The 32 bits that are sequentially ascended from the first stage of the spreading processing stage 76 are divided into 16 bits PO, Pi, P2 . P3゜P4. P5
．． P6. P7. PO, P9. P.I.O.

ｐＨ，ＰＬ２．ＰＬ３．ＰＬ４．Ｐｉ５とする。pH, PL2. PL3. PL4. Let it be Pi5.

この中間キーＰＯ，ＰＩ、Ｐ２．Ｐ３．Ｐ４．Ｐ５゜Ｐ
６．Ｐ７をそれぞれ第１図中の拡散処理段６８の初段よ
り順にパラメータとして与え、中間キーＰ８．Ｐ９．Ｐ
ＩＯ，ｐＨをパラメータとしてＸＯＲ回路６６へ供給し
、中間キーＰ１２．Ｐ１３゜ＰＬ４．Ｐｉ５をパラメー
タデータとしてＸＯＲ回路７５へ供給し、ＸＯＲ回路６
６に平文を入力するとＸＯＲ回路７５に暗号文が得られ
る。復号の際は、暗号文をＸＯＲ回路６６に入力し、中
間キー、Ｐ７．Ｐ６．Ｐ５．Ｐ４．Ｐ３．Ｐ２．ＰＬ。These intermediate keys PO, PI, P2. P3. P4. P5゜P
6. P7 are respectively given as parameters in order from the first stage of the diffusion processing stage 68 in FIG. 1, and intermediate keys P8 . P9. P
IO, pH as parameters to the XOR circuit 66, and intermediate key P12. P13゜PL4. Pi5 is supplied as parameter data to the XOR circuit 75, and the XOR circuit 6
When plaintext is input to 6, ciphertext is obtained from XOR circuit 75. For decryption, the ciphertext is input to the XOR circuit 66, and the intermediate key, P7. P6. P5. P4. P3. P2. P.L.

ｐｏをそれぞれ第１図中の拡散処理段の初段より順にパ
ラメータデータとして与え、かつＸＯＲ回路６６に中間
キーＰ１２．Ｐ１３．Ｐ１４．Ｐ１５を、ＸＯＲ回路７
５に中間キーＰ８．Ｐ９．ＰＩＯ。po as parameter data in order from the first diffusion processing stage in FIG. 1, and intermediate keys P12 . P13. P14. P15, XOR circuit 7
5 and intermediate key P8. P9. P.I.O.

ｐＨに入力するように入れ替えるとＸＯＲ回路７５から
平文（復号文）が得られる。以上述べた暗号化の場合と
復号のパラメータの順序変更は、暗号化／復号切り替え
制御信号７９の指定に従い、パラメータ順序変更部８０
が行う。By switching the input so that it is input to pH, a plain text (decrypted text) is obtained from the XOR circuit 75. The order of parameters for encryption and decryption described above is changed by the parameter order change unit 80 according to the specification of the encryption/decryption switching control signal 79.
will do.

（データ拡散手段７１） データ拡散手段は、その入力データのどの１ピントが変
化してもその出力の半数程度のビットが平均して変化す
る性質をもつ、第３図は、データ拡散手段７１を説明す
るための図であって、３２ビットの入力データから３２
ビットの拡散した出力データをうるデータ拡散手段の概
略を示している。ここでパラメータは、１６ビットであ
る。第３図において、Ｒは３２ビットの入力データであ
り、８ビットのデータＲＯ，Ｒ１，Ｒ２，Ｒ３に分けら
れる。Ｐｎ−Ｌ、Ｐｎ−Ｒは、それぞれパラメータの左
半分と右半分であり、共に８ピントである。ｅは、ビッ
ト対応の排他的論理和であり、各１バイト（８ビット）
の２つを入力し演算する。(Data Diffusion Means 71) The data diffusion means has a property that, even if any one focus of its input data changes, about half of the bits of its output change on average. This is a diagram for explaining 32 bits of input data.
The outline of a data spreading means for obtaining output data with spread bits is shown. Here, the parameter is 16 bits. In FIG. 3, R is 32-bit input data, which is divided into 8-bit data RO, R1, R2, and R3. Pn-L and Pn-R are the left half and right half of the parameters, respectively, and both have 8 focal points. e is a bitwise exclusive OR, each 1 byte (8 bits)
Input and calculate the two.

ここで４０のＳδ（δは０又はｌ）は、その２つの入力
をａ、ｂとしたとき、ｗ＝ａ＋ｂ＋δ＋ｍｏｄ２５６と
して得たＷを、２ビット左循環シフトして得られる８ビ
ットデータを表す。以上述べた４０の処理結果をＳ　（
ａｎ　　ｂ＊　　δ）で示す。Here, Sδ of 40 (δ is 0 or l) represents 8-bit data obtained by left circularly shifting 2 bits of W obtained as w=a+b+δ+mod256, where the two inputs are a and b. S (
an b* δ).

まず、３２ビットの入力データＲは、各１バイトのＲＯ
，Ｒ１，Ｒ２，Ｒ３にわけられる。各処理ブロックは、
以下に示す処理手順に従って順に処理され、最後に３２
ビットの出力とされる。以下の式中の記号−は、右辺を
演算後新しく左辺のデータとすることを示す。First, 32 bits of input data R are each 1 byte of RO
, R1, R2, and R3. Each processing block is
It is processed in order according to the processing procedure shown below, and finally 32
It is assumed to be a bit output. The symbol - in the following formula indicates that the right-hand side is used as new data on the left-hand side after the calculation.

く処理手順〉 Ｒ１＝ＲＩＣＢＰｎ−ＬｅＲＯ Ｒ２”　Ｒ２ｅＰ　ｎ　−Ｒｅ　Ｒ３ Ｒ１←Ｓ　（Ｒ１，Ｒ２，１） Ｒ２←Ｓ　（Ｒ２，Ｒ１，０） ＲＯ←Ｓ　（ＲＯ，Ｒ１，０） Ｒ３←Ｓ　（Ｒ３，Ｒ２，１） この様な構造になっているから、入力Ｒのどの１ビット
が変化しても、データ拡散手段の４バイトの出力のそれ
ぞれ１バイト中のビットは必らず変化する。Processing procedure> R1=RICBPn-LeRO R2" R2eP n -Re R3 R1←S (R1, R2, 1) R2←S (R2, R1, 0) RO←S (RO, R1, 0) R3←S ( R3, R2, 1) Because of this structure, even if any one bit of the input R changes, the bits in each byte of the four-byte output of the data diffusion means will necessarily change.

（データ拡散手段７８） 第４図は、データ拡散手段７２を説明するための図であ
って、３２ビットの入力データから３２ビットのデータ
拡散した出力データをうるデータ拡散手段の概略を示し
ている。ここでパラメータは、３２ビットである。第４
図において、Ｒは３２ビットの入力データであり、８ビ
ットのデータＲＯ。(Data spreading means 78) FIG. 4 is a diagram for explaining the data spreading means 72, and shows an outline of the data spreading means for obtaining output data obtained by spreading 32-bit data from 32-bit input data. . Here, the parameter is 32 bits. Fourth
In the figure, R is 32-bit input data and 8-bit data RO.

Ｒ１，Ｒ２，Ｒ３に分けられる。３２ビットのパラメー
タＰＰｎは、８ビットずつに４等分し、左側から、ＰＰ
ｎ−０，ＰＰｎ−１，ＰＰｎ−２゜ＰＰｎ−３で表す。It is divided into R1, R2, and R3. The 32-bit parameter PPn is divided into four equal parts of 8 bits each, and from the left side, PP
Represented by n-0, PPn-1, PPn-2°PPn-3.

ここで４０のＳ、δは、データ拡散手段７１に含まれる
ものと同一である。Here, S and δ of 40 are the same as those included in the data spreading means 71.

まず、３２ビットの入力データブロックＲは、各１バイ
トの処理ブロックＲＯ，Ｒ１，Ｒ２，Ｒ３にわけられる
。各処理ブロックは、以下に示す処理手順に従って順に
処理され、最後に３２ビットの出力とされる。First, a 32-bit input data block R is divided into 1-byte processing blocks RO, R1, R2, and R3. Each processing block is processed in order according to the processing procedure shown below, and finally a 32-bit output is produced.

く処理手順〉 Ｒ１←Ｒ１ｅＲＯ Ｒ２−Ｒ２６９Ｒ３ Ｒ１”Ｓ　（Ｒ１，（Ｒ２ｅＰＰｎ−０）、１）Ｒ２＝
Ｓ　（Ｒ２，（Ｒ１６９ＰＰｎ−１）、０）ＲＯ４−５
（ＲＯ，（ＲｌｅＰＰｎ−２）、０）Ｒ３”Ｓ　（Ｒ３
，（Ｒ２ｅＰＰｎ−３）、１）（数式を用いた実施例１
０機能の補足説明）（記法） （１）　　ブロック：Ａ、Ａｒ・・・は、（複数バイト
の）ブロックを表す。Processing procedure> R1←R1eRO R2-R269R3 R1”S (R1, (R2ePPn-0), 1) R2=
S (R2, (R169PPn-1), 0)RO4-5
(RO, (RlePPn-2), 0) R3”S (R3
, (R2ePPn-3), 1) (Example 1 using formula
Supplementary explanation of 0 function) (Notation) (1) Block: A, Ar... represent a block (of multiple bytes).

（２）　　バイト　：Ａ’、Ａｒ’　は。ブロックＡ。(2) Byte: A', Ar'. Block A.

Ａｒ内のｊ番目（ｊ＝０．１゜ ・・・）の１バイトを表す。jth position in Ar (j=0.1° ) represents 1 byte.

（３）連　結　：　　（Ａ、Ｂ、・・・）は、この順序
のデータの連結を表す。(3) Concatenation: (A, B, . . .) represents the concatenation of data in this order.

（４１ｅ　　　　：ＡＣＤＢは、ブロックＡとＢのビッ
ト対応の排他的論理和を表す。(41e: ACDB represents the bitwise exclusive OR of blocks A and B.

（５）　　Φ　　　：成分が零の４バイト長ブロックを
表す。(5) Φ: Represents a 4-byte long block with zero components.

（６）等　号　：右辺を左辺に代入することを表す。(6) Equal sign: Indicates that the right-hand side is substituted into the left-hand side.

（関数）説明で用いる関数をまず説明する。(Function) First, the functions used in the explanation will be explained.

関数Ｓ： Ｓδ（ＸＩ、Ｋ２．　　δ）　＝　Ｒｏｔ２　（Ｗ）Ｗ
＝Ｘ１＋Ｘ２＋δｍｏｄ２５６ ＸＩ、Ｋ２は、１バイトブロツクである。δは、０また
はｌの定数である。Ｗは、Ｘｉ、Ｋ２を２進非負値整数
とみなして、Ｘ１＋Ｋ２＋δｍｏｄ２５６の演算によっ
て得られる１バイトブロツクである。Function S: Sδ(XI, K2.δ) = Rot2 (W)W
=X1+X2+δmod256 XI and K2 are 1-byte blocks. δ is a constant of 0 or l. W is a 1-byte block obtained by the calculation of X1+K2+δmod256, assuming that Xi and K2 are binary non-negative integers.

Ｒｏｔ２（Ｗ）は、１バイトブロツクＷを、２ビット左
循環シフト（左２ビット回転）して得られる１バイトブ
ロツクである。Rot2(W) is a 1-byte block obtained by circularly shifting 1-byte block W by 2 bits to the left (rotating it by 2 bits to the left).

例１　：　Ｘ　１−０００１００１）．　Ｘ　２　＝１
）１）００］０．δ＝１のとき、Ｗ　＝　０００００１
）０ 例２　：　Ｒｏｔ２　（１）０１）１００）　＝　０１
）１００１）関数ｆ Ｒを４等分し、左側からＲＯ，Ｒ１，Ｒ２，Ｒ３で表し
、Ｐｎを２等分し左側からＰｎ−Ｌ、Ｐｎ−「で表す。Example 1: X 1-0001001). X 2 = 1
)1)00]0. When δ=1, W=000001
)0 Example 2: Rot2 (1)01)100) = 01
)1001) Divide the function f R into four equal parts and represent them as RO, R1, R2, and R3 from the left, and divide Pn into two equal parts and represent them as Pn-L and Pn-'' from the left.

ｆ　　（Ｒ，Ｐｎ）は、以下の順序により計算する。f (R, Pn) is calculated in the following order.

Ｒ１’−Ｒ１ｅ　Ｐ　ｎ−１，■ＲＯ Ｒ２７Ｒ２ｅＰｎ−ＲｅＲ３ Ｒ１−３（Ｒ１，Ｒ２，１） Ｒ２←Ｓ　（Ｒ２，Ｒ１，０） ＲＯ←Ｓ　（ＲＯ，Ｒ１，０） Ｒ３←Ｓ　（Ｒ３，Ｒ２，１） 関数ｆは、第３図に示されるデータ拡散手段により実現
される。R1'-R1e P n-1, ■RO R27R2ePn-ReR3 R1-3 (R1, R2, 1) R2←S (R2, R1, 0) RO←S (RO, R1, 0) R3←S (R3, R2,1) The function f is realized by the data spreading means shown in FIG.

関数ｆｋ Ｒを４等分し、左側からＲＯ，Ｒ１，Ｒ２，Ｒ３で表し
、ＰＰｎを４等分し左側からＰＰｎ−０゜ＰＰｎ−１，
ＰＰｎ−２，ＰＰｎ−３で表す。Function fk R is divided into four equal parts and expressed as RO, R1, R2, and R3 from the left, and PPn is divided into four equal parts and expressed as PPn-0°PPn-1, from the left.
Represented by PPn-2 and PPn-3.

ｆｋ　（Ｒ，ＰＰｎ）は、以下の順序により計算する。fk (R, PPn) is calculated in the following order.

Ｒ１−Ｒ１６９ＲＯ Ｒ２−Ｒ２ｅＲ３ Ｒ１”Ｓ　（Ｒ１，（Ｒ２ｅＰＰｎ−０）、１）Ｒ：）
−３（Ｒ２，（ＲｌｅＰＰｎ−１）、０）ＲＯ−５（Ｒ
Ｏ，（ＲｌｅＰＰｎ−２）、０）Ｒ３＝Ｓ　　（Ｒ３，
（Ｒ２ｅＰＰｎ−３）、　　１）関数ｆｋは、第４図に
示されるデータ拡散手段により実現される。R1-R169RO R2-R2eR3 R1”S (R1, (R2ePPn-0), 1) R:)
-3(R2, (RlePPn-1), 0)RO-5(R
O, (RlePPn-2), 0) R3=S (R3,
(R2ePPn-3), 1) Function fk is realized by the data spreading means shown in FIG.

（鍵処理） ６４ビットの暗号鍵から、中間キーＰｉ　　口＝０〜１
５、各２バイト）を定める計算を行う。(Key processing) From the 64-bit encryption key, intermediate key Pi = 0 to 1
5. Perform calculations to determine (2 bytes each).

暗号鍵にパリティビットを含める場合は暗号鍵のビット
位置の３ｘｎ、１≦ｎ≦８　（但し、ビット位置は、暗
号鍵の左から右方向へ１．２．・・・と数える）にある
パリティ検査を１バイト単位に行った後、これらパリテ
ィビットの値を零に変える。If a parity bit is included in the encryption key, the parity bit at bit position 3xn of the encryption key, 1≦n≦8 (however, the bit positions are counted as 1, 2, etc. from the left to the right of the encryption key) After checking each byte, the values of these parity bits are changed to zero.

暗号鍵の左右をＡｏとＢｏとする。最初に、Ｄ〇−φと
す淋。続いて、ｒ＝ｌ〜８について、Ｐｉ（ｉ＝０〜１
５）を定める。Let Ao and Bo be the left and right sides of the encryption key. First, D〇-φ and Lin. Next, for r=l~8, Pi(i=0~1
5).

Ｄ、　　＝Ａ、−。D, = A, -.

Ａ「　−Ｂｒ−＋ Ｂ、＝　ｆｍ　　（Ａｒ−＋　、Ｂｒ−＋　ｅＤｒ−＋
　）Ｐ　ｔＬｒ−ｎ　＝　（Ｂｒｏ　、Ｂｒ＋）Ｐ□ｒ
−１）。、”　　（Ｂｒｚ　　ｌ　　Ｂｒコ）ただし、
Ａ、、Ｂ、’、Ｄ、は、補助変数である。A "-Br-+ B, = fm (Ar-+, Br-+ eDr-+
)P tLr−n = (Bro, Br+)P□r
-1). ,” (Brz l Brko) However,
A,,B,′,D,are auxiliary variables.

鍵処理部は第２図に示す。The key processing section is shown in FIG.

（暗号処理部による暗号化手続き） 平文ブロックの左右それぞれ４バイトのブロックをｔ、
ｏ　、　Ｒ，とじて、まず、 （ＬＯ，ＲＯ）＝（ＬＯ，Ｒ６）■（Ｋｌｌ、に１．に
１゜、に、）ＣＬｏ、Ｒｏ）＝（Ｌｏ、Ｒｏ）ＦＢ（Φ
、Ｌ０）続いて、ｒ＝１〜８について、Ｒｒとり、を逐
次計算する。(Encryption procedure by cryptographic processing unit) Blocks of 4 bytes each on the left and right sides of the plaintext block are t,
o, R, first, (LO, RO) = (LO, R6) ■ (Kll, ni 1. ni, ni,) CLo, Ro) = (Lo, Ro) FB (Φ
, L0) Then, for r=1 to 8, calculate Rr and .

Ｒｒ＝　Ｌ−＋　６９　ｆ　　（Ｒｒ−＋　、　　Ｋ１
−＋　）Ｌ、＝Ｒｒ−。Rr= L−+ 69 f (Rr−+ , K1
−+)L,=Rr−.

次に、Ｒｓ、Ｌｓに対して、 （Ｒａ、Ｌｓ）−（Ｒｓ、Ｌｓ）ＣＢ（Φ、Ｒ８）（Ｒ
ｓ、Ｌｍ）＝（Ｒｓ、Ｌｉ）ｅ（Ｋ＋ｚ、に＋：＋、に
＋４．に＋ｓ）暗号文ブロックは（Ｒｓ、Ｌｓ）で得ら
れる。Next, for Rs and Ls, (Ra, Ls)-(Rs, Ls)CB(Φ, R8)(R
s, Lm)=(Rs, Li)e(K+z, ni+:+, ni+4.ni+s) The ciphertext block is obtained by (Rs, Ls).

（暗号処理部による復号手続き） 暗号文ブロックの左右それぞれ４バイトのブロックをＲ
ｓ、Ｌｓとして、まず、 （Ｒｅ、Ｌｗ）　＝　（Ｒａ、Ｌｓ）ｅ（Ｋ　１２＋　
Ｋ　１３１．Ｋ　ｌａ、　Ｋ　＋ｓ）（Ｒｓ、ＬＯ）＝
（Ｒ１，Ｌｍ）ｅ（Φ、Ｒ１）続いて、ｒ　＝　８〜１
について、Ｌ、−１とＲ１−１を逐次計算する。(Decryption procedure by cryptographic processing unit) R blocks of 4 bytes each on the left and right sides of the ciphertext block
As s and Ls, first, (Re, Lw) = (Ra, Ls)e(K 12+
K 131. K la, K + s) (Rs, LO) =
(R1, Lm)e(Φ, R1), then r = 8~1
, calculate L,-1 and R1-1 sequentially.

Ｌｒ−、＝Ｒ，ｅｆ　　（Ｌ、、Ｋｒ−、）Ｒ，Ｉ　＝
Ｌ。Lr-, =R,ef (L,, Kr-,)R,I =
L.

最後に、Ｌｏ、Ｒｏに対して、 （Ｌｏ、Ｒｏ）＝（Ｌｏ、Ｒｏ）の（Φ、Ｌ、）（Ｌｏ
、Ｒｏ）””（Ｌｏ、Ｒｅ）ｅ（Ｋｅ、Ｋｗ、に＋ｏ、
に＋＋）平文ブロックは（ＬＯ、Ｒｅ　）で得られる。Finally, for Lo and Ro, (Lo, Ro) = (Lo, Ro) of (Φ, L,) (Lo
,Ro)””(Lo,Re)e(Ke,Kw,+o,
) The plaintext block is obtained by (LO, Re ).

（発明の効果） このように暗号処理部の拡散処理段が８段、鍵処理部の
拡散処理段が８段の構造になっているから、従来の暗号
装置（特願昭６２−３７２３１）と比較し、暗号文生成
の処理量が増加し暗号装置の安全性が向上出来る。(Effects of the Invention) As described above, since the encryption processing section has a structure of 8 diffusion processing stages and the key processing section has 8 diffusion processing stages, it is different from the conventional encryption device (Patent Application No. 62-37231). In comparison, the amount of processing for ciphertext generation increases and the security of the cryptographic device can be improved.

「実施例２」 本実施例は、実施例１の鍵処理部を第５図に示すように
変更したものであり、１２８ビット長の暗号鍵を入力す
ることが実施例１と異なる。暗号鍵は、最初にパリティ
検査回路６６により、８ビット単位にパリティ検査を受
ける。但しパリティ検査回路は省いてもよい。``Embodiment 2'' In this embodiment, the key processing unit of Embodiment 1 is modified as shown in FIG. 5, and differs from Embodiment 1 in that a 128-bit encryption key is input. The encryption key is first subjected to a parity check in 8-bit units by a parity check circuit 66. However, the parity check circuit may be omitted.

入力した１２８ビット長の暗号鍵は、分割手段１０５で
６４ビットずつ左右に等分割され、暗号鍵の左半分（Ｋ
Ｌと表す）が第２図の分割手段６７に、暗号鍵の右半分
（ＫＲと表す）が右暗号鍵処理部１）０に入力する。右
暗号鍵処理部１）０に入力した暗号鍵の右半分ＫＲは、
分割手段１）１で３２ビットずつ右暗号鍵の左半分（Ｋ
Ｒ−Ｌと表す）と右暗号鍵の右半分（Ｋ　Ｒ−Ｒと表す
）に等分割される。ＫＲ−ＬとＫＲ−Ｒは、ＸＯＲ回路
１）２に入力し、信号線１）３上ニＫ　Ｒ−Ｌ　ｅＫＲ
−Ｒが求められる。ＫＲ−ＬＩＩＥＩＫＲ−Ｒは、拡散
処理段７６の１段目と４段目と７段目のＸＯＲ回路１）
６に入力し、ＫＲ−Ｌは、拡散処理段７６の２段目と５
段目と８段目のＸＯＲ回路１）６に入力し、ＫＲ−Ｒは
、拡散処理段７６の３段目と６段目のＸＯＲ回路１）６
に人力する。拡散処理段７６の構造と機能は、ＸＯＲ回
路１）６が挿入されている点が実施例１と異なっている
。The inputted 128-bit encryption key is divided equally into left and right parts of 64 bits each by the dividing means 105, and the left half of the encryption key (K
The right half of the encryption key (represented as KR) is input to the right encryption key processing section 1)0. The right half KR of the encryption key input to the right encryption key processing unit 1) 0 is
Dividing means 1) 1 divides the left half of the right encryption key by 32 bits (K
(denoted as RL) and the right half of the right encryption key (denoted as KRR). KR-L and KR-R are input to the XOR circuit 1) 2, and the KR-L eKR on the signal line 1) 3 is input to the XOR circuit 1) 2.
-R is required. KR-LIIEIKR-R is the XOR circuit 1) of the 1st stage, 4th stage, and 7th stage of the spreading processing stage 76.
6, and KR-L is input to the second stage of the diffusion processing stage 76 and 5.
KR-R is input to the XOR circuits 1) 6 in the 3rd and 8th stages of the diffusion processing stage 76.
to use human power. The structure and function of the spreading processing stage 76 differ from the first embodiment in that an XOR circuit 1) 6 is inserted.

このような構造になっているから、ＫＬとＫＲとも複数
の拡散処理段においてそれらの値が混ぜ合わせられ、即
ち、１２８ビットの暗号鍵は混ぜ合わせられ、実施例１
で示したパラメータＰＯ〜Ｐ１５となる。Because of this structure, the values of KL and KR are mixed in multiple diffusion processing stages, that is, the 128-bit encryption keys are mixed, and the values of KL and KR are mixed in multiple diffusion processing stages.
The parameters PO to P15 are as shown in FIG.

（数式を用いた実施例２の機能の補足説明）実施例１と
異なるのは、鍵処理部の動作のみであり、以下に説明す
る。ここで、関数ｆｋの機能は、実施例１と同じである
。(Supplementary explanation of the functions of the second embodiment using mathematical formulas) The only difference from the first embodiment is the operation of the key processing section, which will be explained below. Here, the function of the function fk is the same as in the first embodiment.

（鍵処理） １２８ビットの暗号鍵Ｋから、中間キーＰｉ（ｉ＝θ〜
１５、各２バイト）を定める計算を行う。(Key processing) From the 128-bit encryption key K, intermediate key Pi (i=θ~
15, 2 bytes each).

暗号鍵にパリティビットを含める場合は暗号鍵のビット
位置の８　ｘ　ｎ　ｓ　１　ｓ　ｎ≦１６にあるパリテ
ィ検査を１バイト単位に行った後、これらパリティビッ
トの値を零に変える。When parity bits are included in the encryption key, the values of these parity bits are changed to zero after a parity check is performed for each byte at bit positions of the encryption key, 8 x n s 1 s n ≦16.

１２８ビット長の暗号鍵の左半分をＫＬＳ１２８ビット
長の暗号鍵の右半分をＫＲで表す。ＫＲの左半分をＫＲ
−Ｌ、ＫＲの右半分をＫＲ−Ｒで表す。The left half of the 128-bit encryption key is represented by KLS, and the right half of the 128-bit encryption key is represented by KR. KR left half of KR
-L, the right half of KR is expressed as KR-R.

最初に、 ｒ　＝１．４．７のとき、ＰＰ、＝ＫＲ−ＬＩＥＥＩＫ
Ｒ−Ｒとし、 ｒ　＝２．５．８のとき、ＰＰ、＝ＫＲ−Ｌとし、ｒ＝
３．６のとき、ＰＰ、＝ＫＲ−Ｒとする。First, when r = 1.4.7, PP, = KR - LIEEIK
Let R-R, and when r = 2.5.8, let PP, = KR-L, and r =
3.6, PP,=KR−R.

次に、ＫＬとＫＲとから、中間キーＰｉ　　（ｉ＝０〜
１５、各２バイト）を定める。暗号鍵の左右をＡｏと８
０とする。最初に、ＤＯ＝Φとする。続いて、ｒ　＝　
１〜Ｂについて、Ｐｉ（ｉ＝０〜１５）を定める。Next, from KL and KR, intermediate key Pi (i=0~
15, 2 bytes each). Ao and 8 on the left and right of the encryption key
Set to 0. First, let DO=Φ. Subsequently, r =
For 1 to B, Pi (i=0 to 15) is determined.

Ｄ、＝Ａ、−１ Ａ、＝Ｂｒ−。D,=A,-1 A,=Br-.

Ｂ、　＝　ｆ　ｋ（Ａ−＋　、Ｂｒ−＋　ｅＤｒ−＋　
＄Ｐ　Ｐｒ）Ｐ　＊（ｒ＝ｒ＞　＝　（Ｂｒ６−　　Ｂ
ｒ＋）７＋ｒ−１）＋１＝　　　（Ｂｒｚ＋　　　Ｂｒ
５）Ａ、、Ｂ、、Ｄ、は、補助変数である。B, = f k(A-+ , Br-+ eDr-+
$P Pr)P *(r=r> = (Br6- B
r+)7+r-1)+1= (Brz+ Br
5) A,,B,,D,are auxiliary variables.

（発明の効果） 以上説明したように、暗号処理部の拡散処理段が８段、
鍵処理部の拡散処理段が８段の構造になっており、更に
１２８ビットの暗号鍵が使えるから、従来の暗号装置（
特願昭６２−３７２３１）はもちろん、実施例１の暗号
装置よりも安全な暗号装置として使える。(Effect of the invention) As explained above, the encryption processing section has eight diffusion processing stages,
The key processing section has an 8-stage structure for spreading processing, and a 128-bit encryption key can be used, making it easier to use conventional encryption devices (
This invention can of course be used as a more secure encryption device than the encryption device of the first embodiment.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は、本発明に基づく暗号装置の実施例１の暗号処
理部を示すブロック図、第２図は、実施例１の鍵処理部
を示すブロック図、第３図は、暗号処理部の内部のデー
タ拡散手段を示すブロック図、第４図は鍵処理部内部の
データ拡散手段を示すブロック図、第５図は、実施例２
の鍵処理部を示すブロック図、第創図は、従来の暗号装
置の暗号処理部を示すブロック図、第７図は、従来の暗
号装置の鍵処理部を示すブロック図である。 特許出願人　日本電信電話株式会社FIG. 1 is a block diagram showing the cryptographic processing unit of the first embodiment of the cryptographic device based on the present invention, FIG. 2 is a block diagram showing the key processing unit of the first embodiment, and FIG. 3 is a block diagram showing the cryptographic processing unit of the first embodiment. FIG. 4 is a block diagram showing the internal data spreading means. FIG. 5 is a block diagram showing the data spreading means inside the key processing unit. FIG.
FIG. 7 is a block diagram showing a cryptographic processing section of a conventional cryptographic device, and FIG. 7 is a block diagram showing a key processing section of a conventional cryptographic device. Patent applicant Nippon Telegraph and Telephone Corporation

Claims (2)

【特許請求の範囲】[Claims] （１）６４ビットの暗号鍵を用いて、データを６４ビッ
ト単位に暗号化または復号する機能を有し、暗号処理部
とからなり、暗号処理部は８回の継続処理を行う拡散処
理段を含み、鍵処理部は８回の継続処理を行う拡散処理
段を含むことを特徴とする暗号装置。(1) It has the function of encrypting or decoding data in 64-bit units using a 64-bit encryption key, and consists of a cryptographic processing section, and the cryptographic processing section has a spreading processing stage that performs continuous processing eight times. 1. A cryptographic device, wherein the key processing unit includes a spreading processing stage that performs continuous processing eight times. （２）１２８ビットの暗号鍵を用いて、データを６４ビ
ット単位に暗号化または復号する機能を有し、暗号処理
部と鍵処理部とからなり、暗号処理部は８回の継続処理
を行う拡散処理段を含み、鍵処理部は８回の継続処理を
行う拡散処理段を含むことを特徴とする特許請求の範囲
第１項記載の暗号装置。(2) It has the function of encrypting or decoding data in 64-bit units using a 128-bit encryption key, and consists of a cryptographic processing unit and a key processing unit, and the cryptographic processing unit performs continuous processing eight times. 2. The cryptographic device according to claim 1, further comprising a spreading processing stage, wherein the key processing unit includes a spreading processing stage that performs continuous processing eight times.