JPH011472A - boost circuit - Google Patents
boost circuitInfo
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- JPH011472A JPH011472A JP62-154839A JP15483987A JPH011472A JP H011472 A JPH011472 A JP H011472A JP 15483987 A JP15483987 A JP 15483987A JP H011472 A JPH011472 A JP H011472A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電気的に古き込み、消去可能な読み出し専用メ
モリ、EEPROM(以下EEPROMと記す)の書き
込み、消去に必要となる高電圧を発生させるための昇圧
回路に関する。[Detailed Description of the Invention] [Industrial Application Field] The present invention generates a high voltage necessary for writing and erasing an electrically old erasable read-only memory, EEPROM (hereinafter referred to as EEPROM). This invention relates to a booster circuit.
EEPROMのデータの書き込み、消去には供給電源電
圧よりも高い電圧(15V〜20v)が必要である。第
4図は従来の昇圧回路図で、いわゆるチャージポンプ型
の構成である。ここで、NO、Nl ・・・NnはNc
h)ランジスタ、C1,C2・・・Cnは容量、Φ、■
はクロック信号であり、■はΦの逆相クロック信号であ
る。この回路の動作は、クロック信号と容量によりトラ
ンジスタのドレイン電圧を昇圧させることにより、次段
のトランジスタのドレインに電荷を順々に転送させてい
き、結局、出力端に供給電源電圧VDDよりも高い高電
圧を出力させるのである。Writing and erasing data in an EEPROM requires a voltage higher than the supply voltage (15V to 20V). FIG. 4 is a diagram of a conventional booster circuit, which has a so-called charge pump type configuration. Here, NO, Nl...Nn is Nc
h) Transistor, C1, C2...Cn is capacitance, Φ, ■
is a clock signal, and ■ is a reverse phase clock signal of Φ. The operation of this circuit is to increase the voltage at the drain of the transistor using a clock signal and capacitance, thereby sequentially transferring charge to the drain of the next transistor. It outputs high voltage.
従来の技術での昇圧回路では昇圧電圧がある一定の値に
固定される。そのため、EEPROMのデータの書き込
みと消去における印加電圧も同一となり、例えば消去時
の印加電圧が書き込み時の印加電圧よりも高い電圧が必
要な場合は、昇圧電圧を消去型時の印加電圧に設定する
と書き込み時には印加電圧が高くなりすぎ、素子へのス
トレスが増大する問題があった。あるいは昇圧電圧を書
き込み時の印加電圧に設定すると消去時には印加電圧が
低くなりすぎ、消去が十分に行なわれない、あるいは、
これを避けるために高電圧の印加時間を長くとらなけれ
ばならない等の問題があった、そこで本発明はこの様な
問題を解決すべく昇圧回路の昇圧電圧を複数の電圧にす
ることを目的とする。In conventional booster circuits, the boosted voltage is fixed at a certain constant value. Therefore, the voltage applied when writing and erasing data in the EEPROM is also the same. For example, if the voltage applied during erasing requires a higher voltage than the voltage applied during writing, set the boosted voltage to the voltage applied during erasing mode. There is a problem in that the applied voltage becomes too high during writing, increasing stress on the element. Alternatively, if the boosted voltage is set as the applied voltage during writing, the applied voltage during erasing becomes too low, and erasing is not performed sufficiently.
In order to avoid this, there were problems such as having to apply a high voltage for a long time. Therefore, in order to solve such problems, the present invention aims to make the boost voltage of the booster circuit multiple voltages. do.
本発明の昇圧回路は、トランジスタと容量からなり、該
トランジスタのゲートとドレインが該容量の第1端子に
接続され、該容量の第2端子にはクロック信号が供給さ
れた構成を1段とし、該トランジスタのソースを次段の
トランジスタのドレインに接続することにより複数個縦
続接続した回路において、該クロック信号の任意の容量
への供給を制御することを特徴とする。The booster circuit of the present invention includes a transistor and a capacitor, the gate and drain of the transistor are connected to the first terminal of the capacitor, and the second terminal of the capacitor is supplied with a clock signal, as one stage, In a circuit in which a plurality of transistors are connected in cascade by connecting the source of the transistor to the drain of the next transistor, supply of the clock signal to an arbitrary capacitor is controlled.
本発明の上記の構成によれば、任意の段の昇圧動作を停
止させるので昇圧の段数が変化するため、昇圧電圧を複
数の電圧にすることができる。According to the above configuration of the present invention, since the boosting operation of any stage is stopped, the number of boosting stages changes, so that the boosted voltage can be set to a plurality of voltages.
第1図は本発明の第1実施例である。ここで従来例と同
一記号は同一のものである。1.2はNAND図路、3
.4はインバータ回路である。NAND回l、2の1人
力にはそれぞれ制御信号が入力されている。FIG. 1 shows a first embodiment of the present invention. Here, the same symbols as in the conventional example are the same. 1.2 is NAND circuit, 3
.. 4 is an inverter circuit. A control signal is input to each of the NAND circuits 1 and 2.
今、制御信号がHのときの動作を説明する。この場合は
インバータ回路3の出力はΦ1と同相のクロック信号、
インバータ回路4の出力はTIと同相のクロック信号ガ
出力される。さて今、クロック信号ΦlがLからHにな
ると容ic1 、C3・・・C’n−1を介してトラン
ジスタNl、N3・・・Nn−1は瞬間的にオンになる
ため、トランジスタN2、N4、・・・Nnのドレイン
に電荷は送られる。またこの時、TIはLでありトラン
ジスタN2.N4・・・Nnはオフ状態にあり電荷が逆
方向(供給電源電圧VDD側)へ流れることはない、続
いてTIをLからHにすると、同様に、トランジスタN
2、N4・・・Nnのドレイン電圧ガ昇圧され、トラン
ジスタN3 、N5・・・Nn−1のドレインそして出
力端に電荷が送られる。この様にして電荷が出力端子側
へ送られつつ、出力電圧が昇圧されていく。Now, the operation when the control signal is H will be explained. In this case, the output of the inverter circuit 3 is a clock signal in phase with Φ1,
The output of the inverter circuit 4 is a clock signal having the same phase as TI. Now, when the clock signal Φl changes from L to H, the transistors Nl, N3...Nn-1 are turned on instantaneously through capacitors ic1, C3...C'n-1, so the transistors N2, N4 , . . . Charge is sent to the drain of Nn. Also, at this time, TI is at L, and transistor N2. N4...Nn is in the off state, and the charge does not flow in the opposite direction (toward the supply voltage VDD side).Subsequently, when TI is changed from L to H, the transistor N
2, N4...Nn drain voltages are boosted, and charges are sent to the drains and output terminals of transistors N3, N5...Nn-1. In this way, the output voltage is increased while the charge is sent to the output terminal side.
来例と同一記号は同一のものである。l、2は8次に制
御信号がLのときの動作を説明する。この場合はインバ
ータ回路3.4の出力はLに固定されたままであるので
、トランジスタNn−1、Nnは昇圧動作は行なわれな
い。したがって、制御信号がHの時の出力電圧よりもト
ランジスタNn−1、Nnのしきい値電圧の和だけ低い
電圧が出力される。The same symbols as in the previous example are the same. 1 and 2 will explain the operation when the 8th order control signal is L. In this case, since the output of inverter circuit 3.4 remains fixed at L, transistors Nn-1 and Nn are not boosted. Therefore, a voltage lower than the output voltage when the control signal is H by the sum of the threshold voltages of transistors Nn-1 and Nn is output.
第2図は本発明の第2の実施例である。制御信号がHの
ときはインバータ回路、3.4の出力にはそれぞれクロ
ック信号Φ1、■1が出力されるから、N段分のトラン
ジスタの昇圧が出力されるが、制御信号がLのときはイ
ンバータ回路3.4の出力はLに固定されるから、トラ
ンジスタNlN2は昇圧動作を行なわず、トランジスタ
N3からの昇圧、すなわちN−2段分のトランジスタの
昇圧電圧が出力される。FIG. 2 shows a second embodiment of the invention. When the control signal is H, clock signals Φ1 and ■1 are output to the outputs of the inverter circuit and 3.4, respectively, so the boost voltage of N stages of transistors is output, but when the control signal is L, Since the output of the inverter circuit 3.4 is fixed at L, the transistor NlN2 does not perform a boosting operation, and the boosted voltage from the transistor N3, that is, the boosted voltage of N-2 stages of transistors is output.
第3図は本発明の第3の実施例である。この場合は制御
信号が2つあり、この2つの制御信号のH,Lの組み合
せにより4種類の出力電圧を得ることができるのは、第
1、第2の実施例の説明が明らかであろう。FIG. 3 shows a third embodiment of the invention. In this case, there are two control signals, and the explanation of the first and second embodiments will make it clear that four types of output voltages can be obtained by combining the H and L levels of these two control signals. .
以上、第1.2.3の実施例を用いて説明したが、本発
明の木質はクロック信号の任意の容量への供給を制御す
ることで、昇圧回路の昇圧段数を変化させ出力電圧を複
数の電圧にすることであるから、この本質を逸脱しない
限りはどの様な回路構成にしてもよい0例えば実施例1
.2.3で説明した昇圧動作を停止させるトランジスタ
の数や、段の位置を任意に設定できる。あるいは実施例
1.2とを組み合せることも可能である。さらには容量
への供給信号をLではなくHに固定、あるいはオープン
にすることでトランジスタの昇圧動作を停止させること
も可能である。As described above using the embodiments 1.2.3, the key feature of the present invention is to control the supply of clock signals to arbitrary capacitances, thereby changing the number of boost stages of the boost circuit and increasing the output voltage to multiple levels. Therefore, any circuit configuration may be used as long as it does not deviate from this essence.For example, in Example 1
.. The number of transistors for stopping the boost operation described in 2.3 and the position of the stages can be set arbitrarily. Alternatively, it is also possible to combine Example 1.2. Furthermore, it is also possible to stop the voltage boosting operation of the transistor by fixing the supply signal to the capacitor at H instead of L, or by leaving it open.
また、トランジスタNO,Nl、・・・NnをNchト
ランジスタとして、供給電源電圧VDDよりも高い方向
での昇圧動作について説明したが、トランジスタなPc
hとして、供給電源電圧よりも低い方向(一方向)での
昇圧動作についても同様の効果があるのは容易に理解で
きるであろう。In addition, we have explained the boosting operation in a direction higher than the supply power supply voltage VDD by assuming that the transistors NO, Nl, . . . Nn are Nch transistors, but the transistors Pc
It is easy to understand that the same effect can be obtained for boosting operation in a direction (one direction) lower than the supply power supply voltage as h.
以上述べた様に本発明によれば、昇圧回路の昇圧段数を
変化させることで、昇圧回路の昇圧電圧を複数の電圧に
することを可能にした。As described above, according to the present invention, by changing the number of boosting stages of the boosting circuit, it is possible to set the boosted voltage of the boosting circuit to a plurality of voltages.
このことは特にEEFROMのデータ書き込み、消去の
昇圧印加の相違に応じる点で極めて効果的である。This is extremely effective especially in responding to the difference in boosting voltage application for data writing and erasing of EEFROM.
第1図は本発明の第1の実施例を示す回路図。
第2図は本発明の第2の実施例を示す回路図。
第3図は本発明の第3の実施例を示す回路図。
第4図は従来の昇圧回路を示す回路図。
NO、Nl ・7・Nn 、 NO’ −Nch)ラン
ジスタ。
1.2.5.6−NAND回路、3.4.7.8−イン
バータ回路、ΦI 、TI−クロック信号。
以上
出願人 セイコーエプソン株式会社
代理人弁理士 最 上 務 他1名
慣 11
i41
債λ 岳FIG. 1 is a circuit diagram showing a first embodiment of the present invention. FIG. 2 is a circuit diagram showing a second embodiment of the present invention. FIG. 3 is a circuit diagram showing a third embodiment of the present invention. FIG. 4 is a circuit diagram showing a conventional booster circuit. NO, Nl・7・Nn, NO'-Nch) transistor. 1.2.5.6 - NAND circuit, 3.4.7.8 - Inverter circuit, ΦI, TI - clock signal. Applicant: Seiko Epson Co., Ltd. Representative Patent Attorney Tsutomu Mogami and 1 other person 11 i41 Bond λ Gaku
Claims (1)
トとドレインが該容量の第1端子に接続され、該容量の
第2端子にはクロック信号が供給された構成を1段とし
、該トランジスタのソースを次段のトランジスタのドレ
インに接続することにより複数個縦続接続さた図路にお
いて、該クロック信号の任意の容量への供給を制御する
ことを特徴とする昇圧回路。One stage consists of a transistor and a capacitor, the gate and drain of the transistor are connected to the first terminal of the capacitor, and the second terminal of the capacitor is supplied with a clock signal, and the source of the transistor is connected to the next stage. 1. A booster circuit which controls the supply of the clock signal to an arbitrary capacitor in a circuit in which a plurality of transistors are connected in cascade by being connected to the drains of the transistors.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62-154839A JPH011472A (en) | 1987-06-22 | boost circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62-154839A JPH011472A (en) | 1987-06-22 | boost circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS641472A JPS641472A (en) | 1989-01-05 |
JPH011472A true JPH011472A (en) | 1989-01-05 |
Family
ID=
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