JPH01145870A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH01145870A JPH01145870A JP30507187A JP30507187A JPH01145870A JP H01145870 A JPH01145870 A JP H01145870A JP 30507187 A JP30507187 A JP 30507187A JP 30507187 A JP30507187 A JP 30507187A JP H01145870 A JPH01145870 A JP H01145870A
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- Japan
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- insulating film
- photoresist
- entire surface
- opening
- gate electrode
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- Pending
Links
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置の製造方法に関するもので、特に微
細電極の形成方法に関するものである。
細電極の形成方法に関するものである。
従来の技術
近年半導体はますます進歩し、高集積度で高速動作を0
指したLIIや、高周波低雑音トランジスタなど開発さ
れている。素子の特性を向上させるためには、素子の微
細化が要求される。特に電界効果トランジスタ(以下F
IETと称す)ではゲート長の短縮が要求される。微細
ゲート電極を形成するためには、リソグラフィーによる
微細パターンの形成が不可欠である。最近X線リソグラ
フィーやKBリソグラフィーなどO,Sμm以下のパタ
ーン形成を目標とした装置が出現したが生産性が悪く、
また研究段階である。一方、光リソグラフィーは現在、
半導体プロセスの主流であるが0.6μm以下のパター
ン形成は困難であジ、0.8μm〜1.0μm あたり
が限界である。
指したLIIや、高周波低雑音トランジスタなど開発さ
れている。素子の特性を向上させるためには、素子の微
細化が要求される。特に電界効果トランジスタ(以下F
IETと称す)ではゲート長の短縮が要求される。微細
ゲート電極を形成するためには、リソグラフィーによる
微細パターンの形成が不可欠である。最近X線リソグラ
フィーやKBリソグラフィーなどO,Sμm以下のパタ
ーン形成を目標とした装置が出現したが生産性が悪く、
また研究段階である。一方、光リソグラフィーは現在、
半導体プロセスの主流であるが0.6μm以下のパター
ン形成は困難であジ、0.8μm〜1.0μm あたり
が限界である。
そのため、いろいろな工夫をこらし通常の光リソグラフ
ィーで0.6μm以下の微細パターンを得る試みがなさ
れている。
ィーで0.6μm以下の微細パターンを得る試みがなさ
れている。
第2図は、斜め蒸着による微細電極を有するGaAs
FITの製造方法を説明する製造工程の断面図である。
FITの製造方法を説明する製造工程の断面図である。
G&ムS基板11上に活性層12を形成し、ソース・ド
レインオーミック電極13を形成する(&)、次にゲー
ト電極形成部に光リソグラフィーでフォトレジスト開口
部14を形成する(b)。次にゲート金属16を斜め方
向から蒸着する(C)。そして、フォトレジストおよび
フォトレジスト上部のゲート金属16をリフトオフによ
り除去し、微細ゲート電極16を得る(d)。ここで、
フォトレジスト膜厚ヲ1.0μm、光リソグラフィーに
よるゲートパターン開口部幅を0.8μmとした場合、
約300の斜め蒸着によりゲート電極幅は0.4μmに
なり、微細ゲート電極が得られる。
レインオーミック電極13を形成する(&)、次にゲー
ト電極形成部に光リソグラフィーでフォトレジスト開口
部14を形成する(b)。次にゲート金属16を斜め方
向から蒸着する(C)。そして、フォトレジストおよび
フォトレジスト上部のゲート金属16をリフトオフによ
り除去し、微細ゲート電極16を得る(d)。ここで、
フォトレジスト膜厚ヲ1.0μm、光リソグラフィーに
よるゲートパターン開口部幅を0.8μmとした場合、
約300の斜め蒸着によりゲート電極幅は0.4μmに
なり、微細ゲート電極が得られる。
発明が解決しようとする問題点
第3図に示したような斜め蒸着による微細ゲート電極の
形成方法では、ウェハー内で蒸着角度がわずかに異なっ
たり、また、レジストの開口部の形状によジゲート長の
バラツキが生じ、集積度の高いIC等を作製する場合F
ITの特性がばらつき動作しないことがあるという問題
がある。また、プロセス上では第3図に示すように、斜
め蒸着によりフォトレジスト開口部の片側の側面にゲー
ト金属が蒸着ムされ、リフトオフしにくかったり、また
、リフトオフ後のゲート電極の端部に突起Bが現われる
という問題があった。
形成方法では、ウェハー内で蒸着角度がわずかに異なっ
たり、また、レジストの開口部の形状によジゲート長の
バラツキが生じ、集積度の高いIC等を作製する場合F
ITの特性がばらつき動作しないことがあるという問題
がある。また、プロセス上では第3図に示すように、斜
め蒸着によりフォトレジスト開口部の片側の側面にゲー
ト金属が蒸着ムされ、リフトオフしにくかったり、また
、リフトオフ後のゲート電極の端部に突起Bが現われる
という問題があった。
問題点を解決するだめの手段
前記問題点を解決するために本発明は、半導体基板上の
電極形成部にフォトレジストを用いて半導体基板が露出
しない開口部を形成する工程と、前記フォトレジスト全
面に絶縁膜を形成する工程と、前記絶縁膜を全面異方性
エツチングし、前記フォトレジスト開口部の側面にのみ
絶縁膜を形成する工程と、開口部のフォトレジストを除
去し半導体基板を露出させる工程と、全面に電極金属を
形成する工程と、フォトレジストおよび開口部側面の絶
縁膜およびフォトレジスト上の電極金属を除去する工程
からなるものである。
電極形成部にフォトレジストを用いて半導体基板が露出
しない開口部を形成する工程と、前記フォトレジスト全
面に絶縁膜を形成する工程と、前記絶縁膜を全面異方性
エツチングし、前記フォトレジスト開口部の側面にのみ
絶縁膜を形成する工程と、開口部のフォトレジストを除
去し半導体基板を露出させる工程と、全面に電極金属を
形成する工程と、フォトレジストおよび開口部側面の絶
縁膜およびフォトレジスト上の電極金属を除去する工程
からなるものである。
作用
本発明は上記した構成により、通常の光リソグラフィー
では困難7! o、sμm以下の微細電極を、均一にか
つ、良好な形状で形成することができる。
では困難7! o、sμm以下の微細電極を、均一にか
つ、良好な形状で形成することができる。
実施例
第1図(&)〜(g)は本発明の半導体装置の製造方法
の一実施例を示す製造工程の断面概略図である。
の一実施例を示す製造工程の断面概略図である。
第1図において1は基板、2は活性層、3はソース・ド
レインオーミック電極、4はフォトレジスト、6は開口
部、6は絶縁膜、7は開口部側面の絶縁膜、8は電極金
属、9はゲート電極である。
レインオーミック電極、4はフォトレジスト、6は開口
部、6は絶縁膜、7は開口部側面の絶縁膜、8は電極金
属、9はゲート電極である。
基板1土に活性層2を形成し、ソース・ドレインオーミ
ック電極3を形成する(&)。次に全面にフォトレジス
ト4を塗布し、光リソグラフィーで前記半導体基板1上
の活性層2が露出しないように開口部6を形成する(b
)。次にフォトレジスト4全面に絶縁膜6(例えば光c
vn法によるシリコン窒化膜)を形成する(C)。この
時、開口部60両側面にも絶縁膜6は形成され開口部6
の幅は、絶縁膜厚分短縮される。次に全面をリアクティ
ブエツチング(例えばCF4ガスによるエツチング)に
より異方性エツチングし平坦部の絶縁膜6t−除去する
と、開口部6の両側面の絶縁膜7はエツチングされずに
残こる(d)。次に全面を酸素ガスによるリアクティブ
イオンエツチングにより開口部6のフォトレジスト4を
除去し活性層2を露出させる(蟻そして、全面にゲート
電極金属8を法線蒸着する(f′)。最後にリフトオフ
にょクフォトレジスト4および、開口部側面の絶縁膜7
およびゲート部以外のゲート電極金属を除去しゲート電
極9を得る(K)。
ック電極3を形成する(&)。次に全面にフォトレジス
ト4を塗布し、光リソグラフィーで前記半導体基板1上
の活性層2が露出しないように開口部6を形成する(b
)。次にフォトレジスト4全面に絶縁膜6(例えば光c
vn法によるシリコン窒化膜)を形成する(C)。この
時、開口部60両側面にも絶縁膜6は形成され開口部6
の幅は、絶縁膜厚分短縮される。次に全面をリアクティ
ブエツチング(例えばCF4ガスによるエツチング)に
より異方性エツチングし平坦部の絶縁膜6t−除去する
と、開口部6の両側面の絶縁膜7はエツチングされずに
残こる(d)。次に全面を酸素ガスによるリアクティブ
イオンエツチングにより開口部6のフォトレジスト4を
除去し活性層2を露出させる(蟻そして、全面にゲート
電極金属8を法線蒸着する(f′)。最後にリフトオフ
にょクフォトレジスト4および、開口部側面の絶縁膜7
およびゲート部以外のゲート電極金属を除去しゲート電
極9を得る(K)。
本発明でフォトレジスト開口部形成のとき、半導体基板
を露出させないのは、その後の工程である絶縁膜形成工
程、および開口部側面に絶縁膜を残存させるエツチング
工程において活性層を保護するためであり、また、最後
のゲート電極金属のリフトオフ工程で、絶縁膜の除去を
同時に容易に行うためである。
を露出させないのは、その後の工程である絶縁膜形成工
程、および開口部側面に絶縁膜を残存させるエツチング
工程において活性層を保護するためであり、また、最後
のゲート電極金属のリフトオフ工程で、絶縁膜の除去を
同時に容易に行うためである。
また、本発明によれば、光リソグラフィーによるパター
ン寸法がQ、8μmの場合、絶縁膜を26oO人形成す
れば、ゲート電極の幅は0.3μmと微細になり、ゲー
ト電極の幅を絶縁膜の膜厚で制御することができ、均一
かつ制御性は極めて良い。
ン寸法がQ、8μmの場合、絶縁膜を26oO人形成す
れば、ゲート電極の幅は0.3μmと微細になり、ゲー
ト電極の幅を絶縁膜の膜厚で制御することができ、均一
かつ制御性は極めて良い。
本実施例はGaAs F IE Tについて説明したが
、本発明はこれによらず、他の素子の微細電極形成にお
いても効果的である。
、本発明はこれによらず、他の素子の微細電極形成にお
いても効果的である。
また、本実施例では絶縁膜にシリコン窒化膿を用いたが
、これに限らずシリコン酸化網や他の絶縁膜でも良い。
、これに限らずシリコン酸化網や他の絶縁膜でも良い。
発明の効果
以上述べてきたように、本発明によれば、フォトレジス
ト開ロバターンの側面に選択的に絶縁膜を形成すること
により、パターン幅を短縮させ、均一かつ制御性の良い
ゲート微細電極パターンを形成できる。
ト開ロバターンの側面に選択的に絶縁膜を形成すること
により、パターン幅を短縮させ、均一かつ制御性の良い
ゲート微細電極パターンを形成できる。
第1図(&)〜(鱒は本発明の一実施例における半導体
装置の製造方法を示す工程断面図、第2図(a)〜(d
)は従来の製造方法を示す工程断面図、第3図(a)。 (b)は従来例の問題点を示すための断面図である。 1・・・・・・基板、4・・・・・・フォトレジスト、
5・・・・・・開口部、6・・・・・・絶縁膜、7・・
・・・・開口部側面の絶縁膜、8・・・・・・電極金属
。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名8−
−−ケ゛−ト電衡外属 一〜ワ慢臂POさ [侶 ツ 第2図 //// 第3図
装置の製造方法を示す工程断面図、第2図(a)〜(d
)は従来の製造方法を示す工程断面図、第3図(a)。 (b)は従来例の問題点を示すための断面図である。 1・・・・・・基板、4・・・・・・フォトレジスト、
5・・・・・・開口部、6・・・・・・絶縁膜、7・・
・・・・開口部側面の絶縁膜、8・・・・・・電極金属
。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名8−
−−ケ゛−ト電衡外属 一〜ワ慢臂POさ [侶 ツ 第2図 //// 第3図
Claims (1)
- 半導体基板上の電極形成部にフォトレジストを用いて
半導体基板が露出しない開口部を形成する工程と、前記
フォトレジスト全面に絶縁膜を形成する工程と、前記絶
縁膜を全面異方性エッチングし、前記フォトレジスト開
口部の側面にのみ絶縁膜を形成する工程と、開口部のフ
ォトレジストを除去し、半導体基板を露出させる工程と
、全面に電極金属を形成する工程と、フォトレジストお
よび開口部側面の絶縁膜およびフォトレジスト上の電極
金属を除去する工程を有する半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30507187A JPH01145870A (ja) | 1987-12-01 | 1987-12-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30507187A JPH01145870A (ja) | 1987-12-01 | 1987-12-01 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01145870A true JPH01145870A (ja) | 1989-06-07 |
Family
ID=17940764
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP30507187A Pending JPH01145870A (ja) | 1987-12-01 | 1987-12-01 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01145870A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5670806A (en) * | 1993-12-28 | 1997-09-23 | Lg Semicon Co., Ltd. | Semiconductor memory device |
-
1987
- 1987-12-01 JP JP30507187A patent/JPH01145870A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5670806A (en) * | 1993-12-28 | 1997-09-23 | Lg Semicon Co., Ltd. | Semiconductor memory device |
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