JPH01145870A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01145870A JPH01145870A JP30507187A JP30507187A JPH01145870A JP H01145870 A JPH01145870 A JP H01145870A JP 30507187 A JP30507187 A JP 30507187A JP 30507187 A JP30507187 A JP 30507187A JP H01145870 A JPH01145870 A JP H01145870A
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- Japan
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- insulating film
- photoresist
- entire surface
- opening
- gate electrode
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 16
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 28
- 239000002184 metal Substances 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 238000005530 etching Methods 0.000 claims abstract description 7
- 238000000034 method Methods 0.000 claims description 15
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 abstract description 2
- 229910001882 dioxygen Inorganic materials 0.000 abstract description 2
- 238000000206 photolithography Methods 0.000 description 7
- 230000008020 evaporation Effects 0.000 description 3
- 238000001704 evaporation Methods 0.000 description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000001015 X-ray lithography Methods 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置の製造方法に関するもので、特に微
細電極の形成方法に関するものである。
細電極の形成方法に関するものである。
従来の技術
近年半導体はますます進歩し、高集積度で高速動作を０
指したＬＩＩや、高周波低雑音トランジスタなど開発さ
れている。素子の特性を向上させるためには、素子の微
細化が要求される。特に電界効果トランジスタ（以下Ｆ
ＩＥＴと称す）ではゲート長の短縮が要求される。微細
ゲート電極を形成するためには、リソグラフィーによる
微細パターンの形成が不可欠である。最近Ｘ線リソグラ
フィーやＫＢリソグラフィーなどＯ，Ｓμｍ以下のパタ
ーン形成を目標とした装置が出現したが生産性が悪く、
また研究段階である。一方、光リソグラフィーは現在、
半導体プロセスの主流であるが０．６μｍ以下のパター
ン形成は困難であジ、０．８μｍ〜１．０μｍ あたり
が限界である。
指したＬＩＩや、高周波低雑音トランジスタなど開発さ
れている。素子の特性を向上させるためには、素子の微
細化が要求される。特に電界効果トランジスタ（以下Ｆ
ＩＥＴと称す）ではゲート長の短縮が要求される。微細
ゲート電極を形成するためには、リソグラフィーによる
微細パターンの形成が不可欠である。最近Ｘ線リソグラ
フィーやＫＢリソグラフィーなどＯ，Ｓμｍ以下のパタ
ーン形成を目標とした装置が出現したが生産性が悪く、
また研究段階である。一方、光リソグラフィーは現在、
半導体プロセスの主流であるが０．６μｍ以下のパター
ン形成は困難であジ、０．８μｍ〜１．０μｍ あたり
が限界である。
そのため、いろいろな工夫をこらし通常の光リソグラフ
ィーで０．６μｍ以下の微細パターンを得る試みがなさ
れている。
ィーで０．６μｍ以下の微細パターンを得る試みがなさ
れている。
第２図は、斜め蒸着による微細電極を有するＧａＡｓ
ＦＩＴの製造方法を説明する製造工程の断面図である。
ＦＩＴの製造方法を説明する製造工程の断面図である。
Ｇ＆ムＳ基板１１上に活性層１２を形成し、ソース・ド
レインオーミック電極１３を形成する（＆）、次にゲー
ト電極形成部に光リソグラフィーでフォトレジスト開口
部１４を形成する（ｂ）。次にゲート金属１６を斜め方
向から蒸着する（Ｃ）。そして、フォトレジストおよび
フォトレジスト上部のゲート金属１６をリフトオフによ
り除去し、微細ゲート電極１６を得る（ｄ）。ここで、
フォトレジスト膜厚ヲ１．０μｍ、光リソグラフィーに
よるゲートパターン開口部幅を０．８μｍとした場合、
約３００の斜め蒸着によりゲート電極幅は０．４μｍに
なり、微細ゲート電極が得られる。
レインオーミック電極１３を形成する（＆）、次にゲー
ト電極形成部に光リソグラフィーでフォトレジスト開口
部１４を形成する（ｂ）。次にゲート金属１６を斜め方
向から蒸着する（Ｃ）。そして、フォトレジストおよび
フォトレジスト上部のゲート金属１６をリフトオフによ
り除去し、微細ゲート電極１６を得る（ｄ）。ここで、
フォトレジスト膜厚ヲ１．０μｍ、光リソグラフィーに
よるゲートパターン開口部幅を０．８μｍとした場合、
約３００の斜め蒸着によりゲート電極幅は０．４μｍに
なり、微細ゲート電極が得られる。
発明が解決しようとする問題点
第３図に示したような斜め蒸着による微細ゲート電極の
形成方法では、ウェハー内で蒸着角度がわずかに異なっ
たり、また、レジストの開口部の形状によジゲート長の
バラツキが生じ、集積度の高いＩＣ等を作製する場合Ｆ
ＩＴの特性がばらつき動作しないことがあるという問題
がある。また、プロセス上では第３図に示すように、斜
め蒸着によりフォトレジスト開口部の片側の側面にゲー
ト金属が蒸着ムされ、リフトオフしにくかったり、また
、リフトオフ後のゲート電極の端部に突起Ｂが現われる
という問題があった。
形成方法では、ウェハー内で蒸着角度がわずかに異なっ
たり、また、レジストの開口部の形状によジゲート長の
バラツキが生じ、集積度の高いＩＣ等を作製する場合Ｆ
ＩＴの特性がばらつき動作しないことがあるという問題
がある。また、プロセス上では第３図に示すように、斜
め蒸着によりフォトレジスト開口部の片側の側面にゲー
ト金属が蒸着ムされ、リフトオフしにくかったり、また
、リフトオフ後のゲート電極の端部に突起Ｂが現われる
という問題があった。
問題点を解決するだめの手段
前記問題点を解決するために本発明は、半導体基板上の
電極形成部にフォトレジストを用いて半導体基板が露出
しない開口部を形成する工程と、前記フォトレジスト全
面に絶縁膜を形成する工程と、前記絶縁膜を全面異方性
エツチングし、前記フォトレジスト開口部の側面にのみ
絶縁膜を形成する工程と、開口部のフォトレジストを除
去し半導体基板を露出させる工程と、全面に電極金属を
形成する工程と、フォトレジストおよび開口部側面の絶
縁膜およびフォトレジスト上の電極金属を除去する工程
からなるものである。
電極形成部にフォトレジストを用いて半導体基板が露出
しない開口部を形成する工程と、前記フォトレジスト全
面に絶縁膜を形成する工程と、前記絶縁膜を全面異方性
エツチングし、前記フォトレジスト開口部の側面にのみ
絶縁膜を形成する工程と、開口部のフォトレジストを除
去し半導体基板を露出させる工程と、全面に電極金属を
形成する工程と、フォトレジストおよび開口部側面の絶
縁膜およびフォトレジスト上の電極金属を除去する工程
からなるものである。
作用
本発明は上記した構成により、通常の光リソグラフィー
では困難７！ ｏ、ｓμｍ以下の微細電極を、均一にか
つ、良好な形状で形成することができる。
では困難７！ ｏ、ｓμｍ以下の微細電極を、均一にか
つ、良好な形状で形成することができる。
実施例
第１図（＆）〜（ｇ）は本発明の半導体装置の製造方法
の一実施例を示す製造工程の断面概略図である。
の一実施例を示す製造工程の断面概略図である。
第１図において１は基板、２は活性層、３はソース・ド
レインオーミック電極、４はフォトレジスト、６は開口
部、６は絶縁膜、７は開口部側面の絶縁膜、８は電極金
属、９はゲート電極である。
レインオーミック電極、４はフォトレジスト、６は開口
部、６は絶縁膜、７は開口部側面の絶縁膜、８は電極金
属、９はゲート電極である。
基板１土に活性層２を形成し、ソース・ドレインオーミ
ック電極３を形成する（＆）。次に全面にフォトレジス
ト４を塗布し、光リソグラフィーで前記半導体基板１上
の活性層２が露出しないように開口部６を形成する（ｂ
）。次にフォトレジスト４全面に絶縁膜６（例えば光ｃ
ｖｎ法によるシリコン窒化膜）を形成する（Ｃ）。この
時、開口部６０両側面にも絶縁膜６は形成され開口部６
の幅は、絶縁膜厚分短縮される。次に全面をリアクティ
ブエツチング（例えばＣＦ４ガスによるエツチング）に
より異方性エツチングし平坦部の絶縁膜６ｔ−除去する
と、開口部６の両側面の絶縁膜７はエツチングされずに
残こる（ｄ）。次に全面を酸素ガスによるリアクティブ
イオンエツチングにより開口部６のフォトレジスト４を
除去し活性層２を露出させる（蟻そして、全面にゲート
電極金属８を法線蒸着する（ｆ′）。最後にリフトオフ
にょクフォトレジスト４および、開口部側面の絶縁膜７
およびゲート部以外のゲート電極金属を除去しゲート電
極９を得る（Ｋ）。
ック電極３を形成する（＆）。次に全面にフォトレジス
ト４を塗布し、光リソグラフィーで前記半導体基板１上
の活性層２が露出しないように開口部６を形成する（ｂ
）。次にフォトレジスト４全面に絶縁膜６（例えば光ｃ
ｖｎ法によるシリコン窒化膜）を形成する（Ｃ）。この
時、開口部６０両側面にも絶縁膜６は形成され開口部６
の幅は、絶縁膜厚分短縮される。次に全面をリアクティ
ブエツチング（例えばＣＦ４ガスによるエツチング）に
より異方性エツチングし平坦部の絶縁膜６ｔ−除去する
と、開口部６の両側面の絶縁膜７はエツチングされずに
残こる（ｄ）。次に全面を酸素ガスによるリアクティブ
イオンエツチングにより開口部６のフォトレジスト４を
除去し活性層２を露出させる（蟻そして、全面にゲート
電極金属８を法線蒸着する（ｆ′）。最後にリフトオフ
にょクフォトレジスト４および、開口部側面の絶縁膜７
およびゲート部以外のゲート電極金属を除去しゲート電
極９を得る（Ｋ）。
本発明でフォトレジスト開口部形成のとき、半導体基板
を露出させないのは、その後の工程である絶縁膜形成工
程、および開口部側面に絶縁膜を残存させるエツチング
工程において活性層を保護するためであり、また、最後
のゲート電極金属のリフトオフ工程で、絶縁膜の除去を
同時に容易に行うためである。
を露出させないのは、その後の工程である絶縁膜形成工
程、および開口部側面に絶縁膜を残存させるエツチング
工程において活性層を保護するためであり、また、最後
のゲート電極金属のリフトオフ工程で、絶縁膜の除去を
同時に容易に行うためである。
また、本発明によれば、光リソグラフィーによるパター
ン寸法がＱ、８μｍの場合、絶縁膜を２６ｏＯ人形成す
れば、ゲート電極の幅は０．３μｍと微細になり、ゲー
ト電極の幅を絶縁膜の膜厚で制御することができ、均一
かつ制御性は極めて良い。
ン寸法がＱ、８μｍの場合、絶縁膜を２６ｏＯ人形成す
れば、ゲート電極の幅は０．３μｍと微細になり、ゲー
ト電極の幅を絶縁膜の膜厚で制御することができ、均一
かつ制御性は極めて良い。
本実施例はＧａＡｓ Ｆ ＩＥ Ｔについて説明したが
、本発明はこれによらず、他の素子の微細電極形成にお
いても効果的である。
、本発明はこれによらず、他の素子の微細電極形成にお
いても効果的である。
また、本実施例では絶縁膜にシリコン窒化膿を用いたが
、これに限らずシリコン酸化網や他の絶縁膜でも良い。
、これに限らずシリコン酸化網や他の絶縁膜でも良い。
発明の効果
以上述べてきたように、本発明によれば、フォトレジス
ト開ロバターンの側面に選択的に絶縁膜を形成すること
により、パターン幅を短縮させ、均一かつ制御性の良い
ゲート微細電極パターンを形成できる。
ト開ロバターンの側面に選択的に絶縁膜を形成すること
により、パターン幅を短縮させ、均一かつ制御性の良い
ゲート微細電極パターンを形成できる。
第１図（＆）〜（鱒は本発明の一実施例における半導体
装置の製造方法を示す工程断面図、第２図（ａ）〜（ｄ
）は従来の製造方法を示す工程断面図、第３図（ａ）。 （ｂ）は従来例の問題点を示すための断面図である。 １・・・・・・基板、４・・・・・・フォトレジスト、
５・・・・・・開口部、６・・・・・・絶縁膜、７・・
・・・・開口部側面の絶縁膜、８・・・・・・電極金属
。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名８−
−−ケ゛−ト電衡外属 一〜ワ慢臂ＰＯさ ［侶 ツ 第２図 ／／／／ 第３図
装置の製造方法を示す工程断面図、第２図（ａ）〜（ｄ
）は従来の製造方法を示す工程断面図、第３図（ａ）。 （ｂ）は従来例の問題点を示すための断面図である。 １・・・・・・基板、４・・・・・・フォトレジスト、
５・・・・・・開口部、６・・・・・・絶縁膜、７・・
・・・・開口部側面の絶縁膜、８・・・・・・電極金属
。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名８−
−−ケ゛−ト電衡外属 一〜ワ慢臂ＰＯさ ［侶 ツ 第２図 ／／／／ 第３図
Claims (1)
- 半導体基板上の電極形成部にフォトレジストを用いて
半導体基板が露出しない開口部を形成する工程と、前記
フォトレジスト全面に絶縁膜を形成する工程と、前記絶
縁膜を全面異方性エッチングし、前記フォトレジスト開
口部の側面にのみ絶縁膜を形成する工程と、開口部のフ
ォトレジストを除去し、半導体基板を露出させる工程と
、全面に電極金属を形成する工程と、フォトレジストお
よび開口部側面の絶縁膜およびフォトレジスト上の電極
金属を除去する工程を有する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30507187A JPH01145870A (ja) | 1987-12-01 | 1987-12-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30507187A JPH01145870A (ja) | 1987-12-01 | 1987-12-01 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01145870A true JPH01145870A (ja) | 1989-06-07 |
Family
ID=17940764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30507187A Pending JPH01145870A (ja) | 1987-12-01 | 1987-12-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01145870A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5670806A (en) * | 1993-12-28 | 1997-09-23 | Lg Semicon Co., Ltd. | Semiconductor memory device |
-
1987
- 1987-12-01 JP JP30507187A patent/JPH01145870A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5670806A (en) * | 1993-12-28 | 1997-09-23 | Lg Semicon Co., Ltd. | Semiconductor memory device |
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